台湾专利TW201304014A 半導體裝置及其製造方法

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第一氧化物絕緣膜係形成於基板之上。在第一氧化物半導體膜形成於該第一氧化物絕緣膜上之後，執行熱處理，使得該第一氧化物半導體膜中所包含之氫釋放，且該第一氧化物絕緣膜中所包含之部分氧擴散進入該第一氧化物半導體膜。因而，形成具減少之氫濃度及減少之氧缺陷的第二氧化物半導體膜。接著，選擇性蝕刻第二氧化物半導體膜以形成第三氧化物半導體膜，並形成第二氧化物絕緣膜。選擇性蝕刻該第二氧化物絕緣膜，並形成覆蓋該第三氧化物半導體膜之端部的保護膜。接著，一對電極、閘極絕緣膜、及閘極電極形成於該第三氧化物半導體膜及該保護膜之上。
公开号:TW201304014A
申请号:TW101100293
申请日:2012-01-04
公开日:2013-01-16
发明作者:Shunpei Yamazaki
申请人:Semiconductor Energy Lab；
IPC主号:H01L29-00

专利说明:
半導體裝置及其製造方法
本發明關於一種半導體裝置，其包括諸如電晶體之包括半導體元件之電路，及半導體裝置之製造方法。例如，本發明關於一種電子裝置，其組件包括安裝於電力電路中之電力裝置；包括記憶體、閘流體、轉換器、影像感測器等之半導體積體電路；以液晶顯示面板為代表之電光裝置；包括發光元件之發光顯示裝置等。
在本說明書中，半導體裝置表示可利用半導體特性而作動之所有類型裝置，且電光裝置、發光顯示裝置、半導體電路及電子裝置均為半導體裝置。
形成於玻璃基板等上之電晶體係使用非結晶矽、多晶矽等製造，典型地見於液晶顯示裝置。儘管包括非結晶矽之電晶體具有低場效移動性，其可形成於較大玻璃基板之上。另一方面，儘管包括多晶矽之電晶體具有高場效移動性，其不適於形成於較大玻璃基板之上。
對比於包括矽之電晶體，注意已被吸引至使用氧化物半導體製造電晶體之技術，並應用於電子裝置或光學裝置。例如，專利文獻1及專利文獻2揭露一種技術，藉此使用氧化鋅或In-Ga-Zn-O基氧化物作為氧化物半導體而製造電晶體，並用作顯示裝置之像素等的切換元件。
同時，已指出氫為載子之來源，尤其在氧化物半導體中。因此，需採取若干措施以避免氫於形成氧化物半導體時進入氧化物半導體。此外，藉由減少不僅氧化物半導體亦且接觸氧化物半導體之閘極絕緣膜中所包含之氫量，而抑制閾值電壓之變化(詳專利文獻3)。 [參考文獻] [專利文獻]
[專利文獻1]日本公開專利申請案No.2007-123861[專利文獻2]日本公開專利申請案No.2007-096055[專利文獻3]日本公開專利申請案No.2009-224479
然而，在包括氧化物半導體之電晶體中，若氧化物半導體之側面暴露於減壓之氣體，氧化物半導體中之氧釋放及形成氧缺陷(亦稱為氧空缺或缺氧)。因為載子易於在氧化物半導體中形成氧缺陷之區域中流動，氧缺陷影響電晶體之電特性。典型地，存在使得電晶體之源極與汲極之間之洩漏電流變高之問題。
鑒於上述，本發明之實施例之目標為提供包括具有利電特性之氧化物半導體的電晶體及其製造方法。
根據本發明之實施例，於基板上形成第一氧化物絕緣膜；並於第一氧化物絕緣膜上形成氧化物半導體膜之後，執行熱處理以釋放第一氧化物半導體膜中所包含之氫，及擴散第一氧化物絕緣膜中所包含之部分氧進入第一氧化物半導體膜，使得形成其氫濃度及氧缺陷減少之第二氧化物半導體膜。其次，選擇性蝕刻第二氧化物半導體膜以形成第三氧化物半導體膜；接著形成第二氧化物絕緣膜；及選擇性蝕刻第二氧化物絕緣膜以形成保護膜，其覆蓋第三氧化物半導體膜之端部。接著，於第三氧化物半導體膜及保護膜之上形成一對電極、閘極絕緣膜、及閘極電極。
根據本發明之另一實施例，於基板上形成第一氧化物絕緣膜；於第一氧化物絕緣膜之上形成第一氧化物半導體膜；選擇性蝕刻第一氧化物半導體膜，使得形成第二氧化物半導體膜。其次，在形成第二氧化物絕緣膜而覆蓋第一氧化物絕緣膜及第二氧化物半導體膜之後，執行熱處理以擴散第一氧化物絕緣膜及第二氧化物絕緣膜中所包含之部分氧進入第二氧化物半導體膜，使得形成其氫濃度及氧缺陷減少之第三氧化物半導體膜。其次，選擇性蝕刻第二氧化物絕緣膜，使得形成保護膜，其覆蓋第三氧化物半導體膜之端部。接著，於第三氧化物半導體膜及保護膜之上形成一對電極、閘極絕緣膜、及閘極電極。
根據本發明之另一實施例，於基板上形成第一氧化物絕緣膜，於第一氧化物絕緣膜之上形成第一氧化物半導體膜，及於第一氧化物半導體膜之上形成一對電極。其次，選擇性蝕刻第一氧化物半導體膜，使得形成第二氧化物半導體膜。接著，形成第二氧化物絕緣膜，其覆蓋第一氧化物絕緣膜、一對電極及第二氧化物半導體膜，且之後執行熱處理以擴散第一氧化物絕緣膜及第二氧化物絕緣膜中所包含之部分氧進入第二氧化物半導體膜，使得形成其氫濃度及氧缺陷減少之第三氧化物半導體膜。其次，選擇性蝕刻第二氧化物絕緣膜，使得形成保護膜，其覆蓋第三氧化物半導體膜之端部。接著，於第三氧化物半導體膜及保護膜之上形成閘極絕緣膜及閘極電極。
使用氧化物絕緣膜形成第一氧化物絕緣膜及第二氧化物絕緣膜，藉由熱處理而由此釋放部分氧。藉由熱處理而由此釋放部分氧之氧化物絕緣膜較佳地為包含超出化學計量比例之氧比例的氧化物絕緣膜。因為藉由熱處理而從氧化物絕緣膜釋放氧，藉由熱處理而釋放部分氧之氧化物絕緣膜，可藉由熱處理而將氧擴散進入第一氧化物半導體膜或第二氧化物半導體膜。藉由熱處理而釋放部分氧之氧化物絕緣膜的典型範例包括氧化矽、氧氮化矽、氮氧化矽、氧化鋁、氧氮化鋁、氧化鎵、氧化鉿、氧化釔等膜。
在本發明之實施例中，藉由在至少第一氧化物半導體膜或第二氧化物半導體膜接觸第一氧化物絕緣膜之狀態下加熱第一氧化物半導體膜或第二氧化物半導體膜，第一氧化物絕緣膜中所包含之氧擴散進入第一氧化物半導體膜或第二氧化物半導體膜，使得氧缺陷可減少。此外，在第一氧化物絕緣膜與第一氧化物半導體膜或第二氧化物半導體膜之間介面之介面狀態密度可減少。結果，電晶體之閾值電壓的負偏移可減少。
由於一對電極、閘極絕緣膜、及閘極電極係於保護膜覆蓋第三氧化物半導體膜之端部之後形成，第三氧化物半導體膜之側面未暴露於減壓之氣體。此外，在該對電極的形成程序中，第三氧化物半導體膜之側面未暴露於蝕刻氣體。因此，可減少於第三氧化物半導體膜之側面的氧缺陷產生。
在本發明之實施例中，當摻質添加至使用保護膜、閘極電極、及一對電極作為遮罩之第三氧化物半導體膜時，包含摻質之一對區域以自校準方式形成。有關摻質，使用氫、氦、氖、氬、氪、及氙之至少一項，且包含摻質之該對區域中摻質之濃度為高於或等於5×10¹⁸原子/cm³及低於或等於1×10²²原子/cm³，較佳地為高於或等於5×10¹⁸原子/cm³及低於或等於5×10¹⁹原子/cm³。以此方式，可形成與閘極電極重疊之第一氧化物半導體區域、包含摻質且第一氧化物半導體區域夾於其間之該對區域、及與該對電極重疊且包含摻質之該對區域夾於其間之一對第二氧化物半導體區域。第一氧化物半導體區域充當通道區域，且包含摻質之一對區域充當電場鬆弛區域。因而，可抑制電晶體之短通道效應。由於閘極電極未與該對電極重疊，可減少寄生電容，此導致電晶體之高速作業。
在添加摻質之後，可執行熱處理。
氧化物半導體可包括選自In、Ga、Sn、及Zn之一或多項元素。
氧化物半導體可為包括一種相位之非單晶材料，當從垂直於a-b平面之方向觀看時，其具有三角形、六角形、正三角形、或正六角形原子配置，且其中當從垂直於c軸之方向觀看時，金屬原子係以層級方式配置，或金屬原子及氧原子係以層級方式配置。
在本說明書中，包括一種相位之非單晶材料，當從垂直於a-b平面之方向觀看時，其具有三角形、六角形、正三角形、或正六角形原子配置，且當從垂直於c軸之方向觀看時，其中金屬原子係以層級方式配置，或金屬原子及氧原子係以層級方式配置，稱為CAAC(c軸校準結晶)氧化物半導體。
CAAC氧化物半導體並非單晶，此外，並非僅包含非結晶組件。儘管CAAC氧化物半導體包括結晶部分(結晶部)，一結晶部與另一結晶部之間之邊界有時並不清楚。氮可替代CAAC氧化物半導體中所包括之部分或所有氧。CAAC氧化物半導體中所包括之各結晶部之c軸可沿某方向校準(例如，垂直於其上形成CAAC氧化物半導體之基板表面或CAAC氧化物半導體表面之方向)。另一方面，CAAC氧化物半導體中所包括之各結晶部之a-b平面的法線可沿某方向校準(例如，垂直於其上形成CAAC氧化物半導體之基板表面或CAAC氧化物半導體表面之方向)。
CAAC氧化物半導體依據其組成等可成為導體或絕緣體。CAAC氧化物半導體依據其組成等而透射或不透射可見光。CAAC氧化物半導體之範例為一種材料，其經形成為膜形狀，當從垂直於膜表面、基板表面、或介面之方向觀察時，具有三角形或六角形原子配置，且其中當觀察膜之截面時，金屬原子係以層級方式配置，或金屬原子及氧原子(或氮原子)係以層級方式配置。
基於本發明之實施例，可減少氧化物半導體膜中氧缺陷。結果，可減少電晶體之閾值電壓的負偏移，此外，可減少電晶體之源極與汲極之間之洩漏電流；因此，可改進電晶體之電特性。
將參照附圖詳細說明本發明之實施例。請注意，本發明不侷限於下列說明，且熟悉本技藝之人士將易於理解可以各種方式修改模式及細節而未偏離本發明之精神及範圍。因此，本發明不應解譯為侷限於下列實施例中說明。請注意，在以下所說明之本發明的結構中，不同圖式中具有類似功能之相同部分係標示相同代號，且其說明未重複。
請注意，在本說明書中所說明之每一圖式中，為求清晰有時每一組件之尺寸、膜厚度、或區域被誇張。因此，本發明之實施例並非總是侷限於該等比例尺。
此外，在本說明書中使用諸如「第一」、「第二」、及「第三」用詞，以避免於組件之中混淆，及用詞並未侷限組件數量。因此，例如用詞「第一」可適當以用詞「第二」、「第三」等替代。 (實施例1)
在本實施例中，將參照圖1A至1D、圖2A至2E、及圖3A至3C說明其中洩漏電流可減少之電晶體結構及電晶體之製造方法。
圖1A至1D為本實施例中所說明之電晶體的俯視圖及截面圖。圖1A為本實施例中所說明之電晶體的俯視圖，圖1B為沿圖1A中虛線A-B之截面圖，圖1C為沿圖1A中虛線C-D之截面圖，及圖1D為沿圖1A中虛線E-F之截面圖。在圖1A中，為求簡化而未顯示電晶體之若干組件(例如，閘極絕緣膜111、絕緣膜125等)。
圖1A至1D中所描繪之電晶體包括配置於基板101上之氧化物絕緣膜102、配置於氧化物絕緣膜102上之氧化物半導體膜120、覆蓋氧化物半導體膜120之端部之保護膜107、形成於保護膜107之上並接觸氧化物半導體膜120之一對電極109、覆蓋保護膜107、該對電極109、及氧化物半導體膜120之閘極絕緣膜111、及形成於閘極絕緣膜111之上以便與氧化物半導體膜120重疊之閘極電極113。此外，可包括覆蓋閘極絕緣膜111及閘極電極113之絕緣膜125。氧化物半導體膜120包括與閘極電極113重疊之氧化物半導體區域119、包含摻質且氧化物半導體區域119夾於其間之一對區域115及117、及包含摻質之該對區域115及117夾於其間並接觸該對電極109之一對氧化物半導體區域121及123。請注意，氧化物半導體區域119充當通道區域，包含摻質之該對區域115及117充當電場鬆弛區域，及該對氧化物半導體區域121及123中接觸該對電極109之部分充當源極區域及汲極區域。由保護膜107覆蓋之氧化物半導體膜120之端部包括至少氧化物半導體膜120之側面並可進一步包括氧化物半導體膜120之部分頂面。
對於基板101之材料等之屬性並無特別限制，只要材料具有足以耐受至少之後執行之熱處理的耐熱性即可。例如，玻璃基板、陶瓷基板、石英基板、或藍寶石基板可用作基板101。另一方面，由矽、碳化矽等製成之單晶半導體基板或多晶半導體基板、由矽鍺等製成之化合物半導體基板、SOI基板等可用作基板101。仍另一方面，進一步配置半導體元件之任何該些基板可用作基板101。
彈性基板亦可用作基板101。分離層可配置於基板101與氧化物絕緣膜102之間。當形成於分離層上之部分或整體半導體裝置與基板101分離並轉移至另一基板上時可使用分離層。在該等狀況下，半導體裝置可轉移至具有低耐熱性之基板或彈性基板。
氧化物絕緣膜102係使用藉由熱處理而釋放部分氧之氧化物絕緣膜形成。有關藉由熱處理而釋放部分氧之氧化物絕緣膜，較佳地使用包含超出化學計量比例之氧比例的氧化物絕緣膜。因為氧藉由熱處理而從氧化物絕緣膜釋放，藉由熱處理而釋放部分氧之氧化物絕緣膜可藉由熱處理而將氧擴散進入氧化物半導體膜。氧化物絕緣膜102之典型範例包括氧化矽、氧氮化矽、氮氧化矽、氧化鋁、氧氮化鋁、氧化鎵、氧化鉿、氧化釔等膜。
氧化物絕緣膜102之厚度為大於或等於50 nm，較佳地為大於或等於200 nm及小於或等於500 nm。使用厚氧化物絕緣膜102，從氧化物絕緣膜102釋放之氧量可增加，此外，之後形成之氧化物絕緣膜102與氧化物半導體膜之間介面之介面狀態密度可減少。
此處，「藉由熱處理而釋放部分氧」表示在以氧原子為主之熱脫附譜(TDS)中，釋放之氧量為大於或等於1.0×10¹⁸原子/cm³，較佳地為大於或等於3.0×10²⁰原子/cm³。
此處，將說明使用TDS分析以氧原子為主用於測量釋放之氧量的方法。
TDS分析中釋放之氣體量與譜之整數值成比例。因此，可從絕緣膜之譜的整數值相對於標準樣本之參考值的比例來計算釋放之氣體量。標準樣本之參考值係指樣本中所包含之預定原子之密度相對於譜之整數值的比例。
例如，可使用包含預定密度之氫之矽晶圓的TDS分析結果，此係標準樣本，及絕緣膜之TDS分析結果，根據方程式1計算來自絕緣膜之氧分子(N_O2)的釋放量。此處，藉由TDS分析獲得之所有具有質量數32之光譜均假定源自氧分子。可提供CH₃OH作為具有質量數32之氣體，但不考慮不可能呈現之假設。此外，亦未考慮包括具有17或18質量數之氧原子的氧分子，其為氧原子之同位素，因為該等分子的比例在自然界極微。
[方程式1]N_O2=N_H2/S_H2×S_O2×α
N_H2為藉由將從標準樣本釋放之氫分子數轉換為密度所獲得之值。S_H2為藉由TDS分析之標準樣本之譜之整數值。此處，標準樣本之參考值設定為N_H2/S_H2。S_O2為當藉由TDS分析絕緣膜時譜之整數值。α為影響TDS分析中譜之強度的係數。對於方程式1之細節而言，參照日本公開專利申請案No.H6-275697。請注意，來自以上絕緣膜之釋放之氧量係以ESCO Ltd生產之熱脫附譜設備EMD-WA1000S/W，使用包含1×10¹⁶原子/cm³氫原子之矽晶圓作為標準樣本而予測量。
此外，在TDS分析中，部分氧被檢測為氧原子。氧分子與氧原子之間之比例可從氧分子之電離率予以計算。請注意，由於以上α包括氧分子之電離率，亦可經由釋放之氧分子數的評估而估計釋放之氧原子數。
請注意，N_O2為釋放之氧分子數。以氧原子為主之釋放之氧量為釋放之氧分子數的兩倍。
在以上結構中，藉由熱處理而釋放氧之絕緣膜可為超氧氧化矽(SiOx(X>2))。在超氧氧化矽(SiOx(X>2))中，每單元量氧原子數超過每單元量矽原子數兩倍。每單元量矽原子數及氧原子數係藉由盧瑟福背散射光譜測量。
藉由從氧化物絕緣膜供應氧至氧化物半導體膜，氧化物絕緣膜與氧化物半導體膜之間介面之介面狀態密度可減少。結果，可抑制因氧化物絕緣膜與氧化物半導體膜之間之介面電晶體等作業產生之電荷之捕捉。因而，可提供具低電特性惡化之電晶體，其中閾值電壓之負偏移可減少。
此外，有時可因氧化物半導體膜中氧空缺而產生電荷。通常，氧化物半導體膜中部分氧空缺充當供體以產生為載子之電子。結果，電晶體之閾值電壓沿負方向偏移。此傾向在反向通道側造成之氧空缺中是顯著的。請注意，在本說明書中「反向通道」用詞係指圖1B中氧化物半導體區域119中氧化物絕緣膜102側介面附近。從氧化物絕緣膜充分釋放氧至氧化物半導體膜可補償氧化物半導體膜中氧空缺，其係閾值電壓之負偏移的原因。
換言之，當氧化物半導體膜中產生氧空缺時，難以抑制氧化物絕緣膜與氧化物半導體膜之間介面之電荷的捕捉。然而，藉由配置藉由熱處理而釋放氧之絕緣膜作為氧化物絕緣膜，可減少氧化物半導體膜與氧化物絕緣膜之間之介面狀態密度及氧化物半導體膜中氧空缺，並可使氧化物半導體膜與氧化物絕緣膜之間介面之電荷捕捉的影響小。
氧化物半導體膜120為包括選自In、Ga、Sn、及Zn之至少一元素的氧化物半導體膜。典型地，四成分金屬氧化物，諸如In-Sn-Ga-Zn-O基金屬氧化物；三成分金屬氧化物，諸如In-Ga-Zn-O基金屬氧化物、In-Sn-Zn-O基金屬氧化物、In-Al-Zn-O基金屬氧化物、Sn-Ga-Zn-O基金屬氧化物、Al-Ga-Zn-O基金屬氧化物、或Sn-Al-Zn-O基金屬氧化物；二成分金屬氧化物，諸如In-Zn-O基金屬氧化物或Sn-Zn-O基金屬氧化物；一成分金屬氧化物，諸如ZnO、SnO、或InO等，可用於氧化物半導體膜120。再者，氧化矽可包括於以上氧化物半導體中。此處，例如In-Ga-Zn-O基材料表示包括銦(In)、鎵(Ga)、及鋅(Zn)之氧化物材料，且對於組成比例並無特別限制。In-Ga-Zn-O基材料可進一步包括非銦、鎵、及鋅之元素。此處，以上氧化物半導體膜中氧量較佳地為超出氧之化學計量比例。當氧量超出化學計量比例時，可抑制源自氧化物半導體膜中氧空缺之載子的產生。
若In-Zn-O基材料用作氧化物半導體膜，其原子比例為In/Zn=0.5至50，較佳地為In/Zn=1至20，及進一步較佳地為In/Zn=1.5至15。當In相對於Zn之原子比例處於以上較佳範圍中時，電晶體之場效移動性可改進。此處，當化合物之原子比例為In：Zn：O=X：Y：Z時，滿足Z>1.5X+Y。
請注意，可形成氧化物半導體膜120之金屬氧化物的能隙為2 eV或更多，較佳地為2.5 eV或更多，進一步較佳地為3 eV或更多。以此方式，藉由使用具有寬能隙之氧化物半導體，可減少電晶體之關閉狀態電流。
氧化物半導體膜120可具有非結晶結構。
氧化物半導體膜120可使用非單晶材料形成，其包括一種相位，當從垂直於a-b平面之方向觀看時，其具有三角形、六角形、正三角形、或正六角形原子配置，且其中當從垂直於c軸之方向觀看時，金屬原子係以層級方式配置，或金屬原子及氧原子係以層級方式配置，即c軸校準結晶材料。
氧化物半導體膜120可包含低於或等於5×10¹⁸原子/cm³濃度之氮。
氧化物半導體膜120中鹼金屬或鹼土金屬之濃度較佳地為低於或等於1×10¹⁸原子/cm³，進一步較佳地為低於或等於2×10¹⁶原子/cm³。當鹼金屬或鹼土金屬鍵結至氧化物半導體時，若干鹼金屬或鹼土金屬產生載子及致使電晶體之關閉狀態電流增加。
氧化物半導體膜120中所包括之氫的濃度較佳地為低於5×10¹⁸原子/cm³，進一步較佳地為低於或等於1×10¹⁸原子/cm³，仍進一步較佳地為低於或等於5×10¹⁷原子/cm³，及又仍進一步較佳地為低於或等於1×10¹⁶原子/cm³。藉由氧化物半導體及氫之結合，部分包含之氫充當供體以產生電子作為載子。為此原因，藉由減少氧化物半導體膜中氫之濃度，可減少閾值電壓之負偏移。
此處，形成具有非結晶結構之氧化物半導體膜，作為氧化物半導體膜120。
氧化物半導體膜120之厚度較佳地為大於或等於1 nm及小於或等於50 nm，進一步較佳地為大於或等於3nm及小於或等於30 nm。
包含摻質之該對區域115及117係配置於未被氧化物半導體膜120中下列物件覆蓋之區域中：保護膜107、該對電極109、及閘極電極113。該對區域115及117包含15群元素，諸如氮、磷、或砷。包含摻質之該對區域115及117包含選自氫、氦、氖、氬、氪、及氙之至少一種摻質。
該對區域115及117中摻質之濃度為高於或等於5×10¹⁸原子/cm³及低於或等於1×10²²原子/cm³，較佳地為高於或等於5×10¹⁸原子/cm³及低於5×10¹⁹原子/cm³。
由於該對區域115及117包含摻質，載子密度或缺陷數量可增加。因此，導電性可高於未包含摻質之氧化物半導體區域119。摻質濃度中過度增加造成藉由摻質而禁止載子移動，此導致包含摻質之該對區域115及117的較低導電性。
包含摻質之該對區域115及117較佳地具有高於或等於10 S/cm及低於或等於1000 S/cm之導電性，較佳地為高於或等於100 S/cm及低於或等於1000 S/cm。
包含摻質之該對區域115及117存在於氧化物半導體膜120中，可鬆弛施加於充當通道區域之氧化物半導體區域119之端部的電場。因此，可抑制電晶體之短通道效應。
諸如氮、磷、或砷之15群元素、氫、氦、氖、氬、氪、及氙之至少一摻質未使用離子摻雜法、離子注入法、電漿處理法等添加至以氧化物半導體膜120中該對電極109、閘極電極113、或保護膜107覆蓋之區域(諸如氧化物半導體區域121及123)。
保護膜107可使用氧化矽膜、氧氮化矽膜、氮氧化矽膜、或氮化矽膜之單層或堆疊層形成。較佳的是至少接觸氧化物半導體膜120之保護膜107的區域係以藉由熱處理而釋放氧之氧化物絕緣膜形成，其亦用作氧化物絕緣膜102。
保護膜107之厚度較佳地為大於或等於30 nm及小於或等於1000 nm，進一步較佳地為大於或等於100 nm及小於或等於1000 nm；基於該等厚度，可避免摻質添加至氧化物半導體膜120之端部，再者，可保持氧化物半導體膜120與該對電極109之間之絕緣屬性。此外，當保護膜107覆蓋氧化物半導體膜120之端部頂面之區域的長度為50 nm或更少，較佳地為20 nm或更少時，即使遮罩未校準，氧化物半導體膜120之側面可確定為保護膜覆蓋。
因為保護膜107覆蓋氧化物半導體膜120之端部，氧化物半導體膜120之側面未接觸該對電極109；因此，可抑制該等區域中洩漏電流產生。
該對電極109經形成而具有單層結構或堆疊層結構，包括諸如鋁、鈦、鉻、鎳、銅、釔、鋯、鉬、銀、鉭、及鎢之任何金屬及包含任何該些金屬作為主要成分之合金，作為導電材料。例如，可提供包含矽之鋁膜的單層結構；鈦膜堆疊於鋁膜之上的二層結構；鈦膜堆疊於鎢膜之上的二層結構；銅膜形成於銅-鎂-鋁合金膜之上的二層結構；及鈦膜、鋁膜、及鈦膜依序堆疊的三層結構。請注意，可使用包含氧化銦、氧化錫、或氧化鋅之透明導電材料。請注意，該對電極109亦充當佈線。
閘極絕緣膜111可使用例如氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鋁、氧化鉿、氧化鎵等之單層或堆疊層予以形成。閘極絕緣膜111可為如以上說明藉由熱處理而釋放氧之氧化物絕緣膜的膜，可用作氧化物絕緣膜102。藉由使用藉由熱處理而釋放氧之膜作為閘極絕緣膜111，可減少氧化物半導體膜中造成之氧空缺，並可抑制電晶體之電特性惡化。
當使用高k材料形成閘極絕緣膜111時，諸如矽酸鉿(HfSiO_x)、添加氮之矽酸鉿(HfSi_xO_yN_z)、添加氮之鋁酸鉿(HfAl_xO_yN_z)、氧化鉿、或氧化釔，可減少閘極洩漏電流。
閘極絕緣膜111之厚度較佳地為大於或等於1 nm及小於或等於300 nm，進一步較佳地為大於或等於5 nm及小於或等於50 nm。
亦可能的是閘極絕緣膜111僅形成於氧化物半導體區域119之上，且未覆蓋包含摻質之該對區域115及117。
閘極電極113可使用選自鋁、鉻、銅、鉭、鈦、鉬、及鎢之金屬元素、包含任何該些金屬元素作為成分之合金、包含任何該些金屬元素組合之合金等而予形成。此外，可使用選自錳或鋯之一或多項金屬元素。此外，閘極電極113可具有單層結構或二或更多層之堆疊層結構。例如，可提供包含矽之鋁膜的單層結構；鈦膜堆疊於鋁膜上的二層結構；鈦膜堆疊於氮化鈦膜上的二層結構；鎢膜堆疊於氮化鈦膜上的二層結構；鎢膜堆疊於氮化鉭膜上的二層結構；鈦膜、鋁膜、及鈦膜依序堆疊的三層結構。另一方面，可使用膜、合金膜、或氮化膜，其包含鋁及選自鈦、鉭、鎢、鉬、鉻、釹、及鈧之一或多項元素。
可使用透光導電材料形成閘極電極113，諸如氧化銦錫、包含氧化鎢之氧化銦、包含氧化鎢之氧化銦鋅、包含氧化鈦之氧化銦、包含氧化鈦之氧化銦錫、氧化銦鋅、或添加氧化矽之氧化銦錫。亦可採用以上所說明之透光導電材料及以上所說明之金屬元素的堆疊層結構。
有關接觸閘極絕緣膜111之材料層，包含氮之In-Ga-Zn-O膜、包含氮之In-Sn-O膜、包含氮之In-Ga-O膜、包含氮之In-Zn-O膜、包含氮之Sn-O膜、包含氮之In-O膜、或金屬氮化物膜(諸如InN或ZnN)較佳地配置於閘極電極113與閘極絕緣膜111之間。該些膜各具有高於或等於5 eV之功函數，較佳地為高於或等於5.5 eV；因而，電晶體之電特性中閾值電壓可為正。因此，可獲得所謂正常關切換元件。例如，若使用包含氮之In-Ga-Zn-O膜，使用具有至少較氧化物半導體膜120更高氮濃度之In-Ga-Zn-O膜，尤其使用具有7原子%或更高氮濃度之In-Ga-Zn-O膜。
絕緣膜125可經形成而具有堆疊層結構或單層結構，其係使用例如氧化矽、氧氮化矽、氮氧化矽、或氮化矽之材料。
在本實施例中所說明之電晶體中，由於氧化物半導體膜120之端部被保護膜107覆蓋，摻質未添加至被保護膜107覆蓋之氧化物半導體膜120的區域。因而，可抑制區域中洩漏電流之產生。此外，由於該對電極109未與閘極電極113重疊，該對電極109與閘極電極113之間之寄生電容可減少。因此，可達成電晶體之高速作業。此外，氧化物半導體膜120中氫濃度低；因此，電晶體之電特性及可靠性可增加。
儘管本實施例中已使用其中該對電極109之相對區域為線形之電晶體，例如該對電極109之相對區域可適當地為U形或C形。具該等結構之電晶體可具有增加之通道寬度；因此，開啟狀態電流可增加。
其次，將參照圖2A至2E及圖3A至3C說明圖1A至1D中電晶體之製造方法。
如圖2A中所描繪，氧化物絕緣膜102係形成於基板101之上。接著，氧化物半導體膜103形成於氧化物絕緣膜102之上。
氧化物絕緣膜102係藉由濺鍍法、CVD法等形成。較佳地使用藉由熱處理而釋放氧之氧化物絕緣膜，因為其易於藉由濺鍍法形成。
當藉由濺鍍法形成藉由熱處理而釋放部分氧之氧化物絕緣膜時，沉積氣體中氧量較佳地為大，並可使用氧、氧及稀有氣體之混合氣體等。典型地，沉積氣體之氧濃度較佳地為6%至100%。
可形成氧化矽膜做為藉由熱處理而釋放部分氧之該等氧化物絕緣膜的典型範例。在此狀況下，較佳地藉由RF濺鍍法在下列狀況下形成氧化矽膜：石英(較佳地為合成石英)用作靶材；基板溫度為30℃至450℃(較佳地為70℃至200℃)；基板與靶材之間之距離(T-S距離)為20 mm至400mm(較佳地為40 mm至200 mm)；壓力為0.1 Pa至4 Pa(較佳地為0.2 Pa至1.2 Pa)；高頻電力為0.5 kW至12 kW(較佳地為1 kW至5 kW)；及沉積氣體(O₂/(O₂+Ar))中氧之比例為1%至100%(較佳地為6%至100%)。請注意，矽靶材可用作靶材取代石英(較佳地為合成石英)靶材。此外，氧可單獨用作沉積氣體。
氧化物半導體膜103可藉由濺鍍法、塗佈法、印刷法、脈衝雷射沉積法等形成。
此處，氧化物半導體膜103係藉由濺鍍法形成而具有大於或等於1 nm及小於或等於50 nm厚度，較佳地為大於或等於3 nm及小於或等於30 nm。
其次，以下將詳細說明用於形成氧化物半導體膜之濺鍍設備。
其中形成氧化物半導體膜之處理室的洩漏率較佳地為低於或等於1×10^-10 Pa．m³/sec，藉此可減少雜質進入藉由濺鍍法形成之膜。
為減少洩漏率，內部洩漏以及外部洩漏需減少。外部洩漏係指氣體從真空系統外部經由微小孔洞、密封缺陷等流入。內部洩漏是因經由真空系統中諸如閥之隔板的洩漏，或因從內部構件釋放之氣體。需從外部洩漏及內部洩漏二方面採取措施，使得洩漏率低於或等於1×10^-10 Pa．m³/sec。
為減少外部洩漏，處理室之開啟/關閉部分較佳地以金屬墊片密封。對金屬墊片而言，較佳地使用以氟化鐵、氧化鋁、或氧化鉻覆蓋之金屬材料。金屬墊片體現較O環更高黏合，並可減少外部洩漏。此外，藉由使用以氟化鐵、氧化鋁、氧化鉻等覆蓋之金屬材料，其係處於被動狀態，可抑制從金屬墊片產生之包含氫之釋放氣體，使得內部洩漏亦可減少。
有關用於形成處理室內壁之構件，使用鋁、鉻、鈦、鋯、鎳、或釩，由此釋放之包含氫的氣體量小。可使用以上述材料覆蓋之包含鐵、鉻、鎳等合金材料。包含鐵、鉻、鎳等合金材料具有硬度並耐熱及適於處理。此處，當構件之表面不平坦藉由拋光等減少以減少表面面積時，可減少釋放之氣體。另一方面，可以氟化鐵、氧化鋁、氧化鉻等，其處於被動狀態，覆蓋膜形成設備之上述構件。
此外，較佳地在處理室前方提供用於濺鍍氣體之氣體淨化器。此時，氣體淨化器與處理室之間管線之長度為小於或等於5 m，較佳地為小於或等於1 m。當管線之長度為小於或等於5 m或小於或等於1 m時，從管線釋放之氣體的影響可因此減少。
處理室之疏散較佳地以諸如乾泵之粗略真空泵，及諸如濺射離子泵、渦輪分子泵、或低溫泵之高真空泵，適當組合執行。渦輪分子泵在疏散大型分子方面具有突出能力，反之，在疏散氫或水方面具有低能力。因此，具有疏散水方面高能力之低溫泵及具有疏散氫方面高能力之濺射離子泵的組合是有效的。
呈現於處理室內壁上之吸附物不影響處理室中壓力，因為其係吸附在內壁上，但吸附物於處理室疏散時導致氣體釋放。因此，儘管洩漏率及疏散率不具有相互關係，重要的是預先使用具有高疏散能力之泵執行呈現於處理室中吸附物的盡可能脫附及疏散。請注意，處理室可實施烘烤以促進吸附物之脫附。藉由烘烤，吸附物之脫附率可增加約十倍。可以高於或等於100℃及低於或等於450℃之溫度執行烘烤。此時，當吸附物移除同時惰性氣體導入時，難以僅藉由疏散而脫附之水等的脫附率，可進一步增加。
如以上說明，在用於形成氧化物半導體膜103之程序中，及較佳地在用於形成氧化物絕緣膜之程序中，經由控制處理室之壓力、處理室之洩漏率等，盡可能抑制雜質進入，藉此可減少包括氧化物半導體膜中所包含之氫之雜質的進入。此外，可減少諸如氫之雜質從氧化物絕緣膜擴散至氧化物半導體膜。
氧化物半導體中所包含之氫與鍵結至金屬原子之氧反應而生產水，此外，於釋放氧之晶格(或移除氧之部分)中形成缺陷。因而，盡可能於氧化物半導體膜之形成步驟中減少包含氫之雜質，藉此可減少氧化物半導體膜中缺點。因此，當通道區域係形成於藉由盡可能移除雜質而純化之氧化物半導體膜中時，電晶體可具有較高可靠性。
用於在濺鍍法中產生電漿之電源裝置可適當地為RF電源裝置、AC電源裝置、DC電源裝置等。
有關靶材，可使用包含鋅之金屬氧化物靶材。有關靶材，可使用四成分金屬氧化物，諸如In-Sn-Ga-Zn-O基金屬氧化物；三成分金屬氧化物，諸如In-Ga-Zn-O基金屬氧化物、In-Sn-Zn-O基金屬氧化物、In-Al-Zn-O基金屬氧化物、Sn-Ga-Zn-O基金屬氧化物、Al-Ga-Zn-O基金屬氧化物、或Sn-Al-Zn-O基金屬氧化物；二成分金屬氧化物，諸如In-Zn-O基金屬氧化物或Sn-Zn-O基金屬氧化物；或一成分金屬氧化物，諸如ZnO基金屬氧化物或SnO基金屬氧化物。
靶材之範例為包含In₂O₃：Ga₂O₃：ZnO=1：1：1[摩爾比]之In、Ga、及Zn組成比之金屬氧化物靶材。另一方面，可使用具有In₂O₃：Ga₂O₃：ZnO=1：1：2[摩爾比]之組成比的靶材、具有In₂O₃：Ga₂O₃：ZnO=1：1：4[摩爾比]之組成比的靶材、或具有In₂O₃：Ga₂O₃：ZnO=2：1：8[摩爾比]之組成比的靶材。另一方面，可使用具有In₂O₃：ZnO=25：1至1：4[摩爾比]之組成比的靶材。
有關濺鍍氣體，適當地使用稀有氣體(典型為氬)、氧氣、或稀有氣體及氧之混合氣體。較佳地是包含氫之雜質移除之高純度氣體用作濺鍍氣體。
較佳的是接連地形成氧化物絕緣膜102及氧化物半導體膜103。當在氧化物絕緣膜102形成之後，形成氧化物半導體膜103而未暴露於空氣時，可減少氧化物絕緣膜102與氧化物半導體膜103之間之介面的氫附著。另一方面，可以下列方式採用具有加熱設備之多室濺鍍設備：形成氧化物絕緣膜102並以加熱設備加熱，使得釋放氫，接著於氧化物絕緣膜102之上形成氧化物半導體膜103。
其次，在基板101上執行熱處理，使得從氧化物半導體膜釋放氫，且氧化物絕緣膜102中所包含之部分氧擴散進入氧化物半導體膜103及氧化物絕緣膜102與氧化物半導體膜103之間之介面附近。結果，如圖2B中所描繪，可形成具減少之氫濃度及減少之氧缺陷的氧化物半導體膜104。
熱處理之溫度較佳地為氫從氧化物半導體膜釋放且氧化物絕緣膜102中所包含之部分氧釋放並擴散進入氧化物半導體膜之溫度。該溫度典型地高於或等於150℃及低於基板之應變點，較佳地為高於或等於250℃及低於或等於450℃，進一步較佳地為高於或等於300℃及低於或等於450℃。
快速熱退火(RTA)設備可用於熱處理。基於使用RTA設備，可僅於短時間以高於或等於基板之應變點的溫度執行熱處理。因而，從氧化物半導體膜釋放氫之時間，及氧從氧化物絕緣膜102擴散進入氧化物半導體膜103之時間可縮短。
可於惰性氣體中執行熱處理；典型地較佳地於稀有氣體(諸如氦、氖、氬、氙、或氪)或氮氣中執行。另一方面，可於氧氣或減壓之氣體中執行熱處理。處理時間為三分鐘至24小時。
氧化物半導體膜中氧空缺亦充當供體以產生作為載子之電子。熱處理係於氧化物半導體膜103覆蓋氧化物絕緣膜102之狀態下執行，使得氧化物絕緣膜102中部分氧擴散進入氧化物半導體膜103。因而，可減少氧化物半導體膜103之氧空缺。此外，由於氧化物半導體膜103覆蓋氧化物絕緣膜102且氧化物絕緣膜102之表面未暴露，可減少釋放至外部而未從氧化物絕緣膜102擴散至氧化物半導體膜103之氧量。因此，可減少氧化物半導體膜之氧缺陷，及氧化物絕緣膜102與氧化物半導體膜103之間之介面狀態密度。
在用於形成氧化物半導體膜103之程序中，經由控制處理室之壓力、處理室之洩漏率等，盡可能抑制雜質之進入，藉此可減少包括氧化物絕緣膜102及氧化物半導體膜103中所包含之氫之雜質的進入。此外，可減少包含氫之雜質從氧化物絕緣膜102擴散進入氧化物半導體膜103。可藉由熱處理減少氧化物半導體膜103中氫濃度。藉由結合氧化物半導體中之氫，部分氫充當供體以產生為載子之電子。因而，藉由盡可能於氧化物半導體膜之形成步驟及後續加熱步驟中減少典型為氫之雜質，可減少氧化物半導體膜中缺陷。
其次，於氧化物半導體膜104之上形成遮罩，接著基於使用遮罩而選擇性蝕刻氧化物半導體膜104，使得形成氧化物半導體膜105(詳圖2C)。
可藉由光刻程序、噴墨法、印刷法等適當形成氧化物半導體膜104之蝕刻中使用之遮罩。濕式蝕刻或乾式蝕刻可適當用於氧化物半導體膜之蝕刻。接著，移除遮罩。請注意，當反萃液用於移除遮罩時，有時可從氧化物半導體膜105之側面釋放氧。因此，灰化法可替代地用於移除遮罩。
其次，如圖2D中所描繪，於氧化物絕緣膜102及氧化物半導體膜105之上形成氧化物絕緣膜106。以類似於氧化物絕緣膜102之方式，使用藉由熱處理而釋放部分氧之氧化物絕緣膜形成氧化物絕緣膜106。有關藉由熱處理而釋放部分氧之該等氧化物絕緣膜，較佳地使用包含超出化學計量比例之氧比例的氧化物絕緣膜。
有關氧化物絕緣膜106之形成方法，可適當選擇類似於氧化物絕緣膜102之形成方法。請注意，在氧化物絕緣膜106形成中，氧化物絕緣膜106之膜形成溫度較佳地設定為最低可能溫度及進一步較佳地設定為室溫，以減少從氧化物半導體膜105之側面釋放之氧量。
請注意，甚至若因氧釋放而於氧化物半導體膜105側面產生氧缺陷，藉由使用藉由熱而釋放部分氧之氧化物絕緣膜作為氧化物絕緣膜106，藉由之後熱處理可減少氧化物半導體膜105側面之氧缺陷。
其次，於氧化物絕緣膜106之上形成遮罩，基於使用遮罩而選擇性蝕刻氧化物絕緣膜106，接著形成保護膜107。接著，移除遮罩(詳圖2E)。保護膜107覆蓋至少氧化物半導體膜105之端部；因此，氧化物半導體膜105之側面在後續製造程序中未暴露於減壓之氣體。此外，氧化物半導體膜105之側壁於之後蝕刻步驟中未暴露於蝕刻劑。所以，可避免氧從氧化物半導體膜105側面釋放及因釋放產生氧缺陷。此外，由於氧化物半導體膜105之側面未接觸該對電極109，可抑制氧化物半導體膜105側面附近區域中產生洩漏電流。
其次，如圖3A中所描繪，該對電極109係藉由印刷法或噴墨法形成。另一方面，在藉由濺鍍法、CVD法、蒸發法等形成導電膜之後，於導電膜之上形成遮罩，並蝕刻導電膜，藉此形成該對電極109。可適當藉由印刷法、噴墨法、或光刻法於導電膜之上形成遮罩。若基於使用遮罩形成該對電極109，便於之後移除遮罩。
其次，如圖3B中所描繪，便於氧化物半導體膜105、保護膜107、及該對電極109之上形成閘極絕緣膜111，接著在閘極絕緣膜111之上形成閘極電極113。
可使用熱氧化法、CVD法、濺鍍法等形成閘極絕緣膜111。
閘極電極113係藉由印刷法或噴墨法形成。另一方面，在藉由濺鍍法、CVD法、蒸發法等形成導電膜之後，於導電膜之上形成遮罩，並蝕刻導電膜，藉此形成閘極電極113。可適當藉由印刷法、噴墨法、或光刻法而於導電膜之上形成遮罩。若基於使用遮罩而形成閘極電極113，之後便移除遮罩。
其次，實施添加摻質至氧化物半導體膜105之處理，使得如圖3C中所描繪形成包含摻質之區域115及117。在添加摻質中，藉由使用閘極電極113及該對電極109作為遮罩，可以自校準方式形成添加摻質之包含摻質的區域115及117，及未添加摻質之氧化物半導體區域119、121、及123。請注意，包含摻質的區域115及117充當電場鬆弛區域。氧化物半導體區域119、包含摻質之該對區域115及117、及該對氧化物半導體區域121及123統稱為氧化物半導體膜120。
有關添加摻質至氧化物半導體膜105之方法，可使用離子摻雜法或離子注入法。有關用於添加之摻質，至少一元素係選自諸如氮、磷、或砷之15群元素、氫、氦、氖、氬、氪、及氙。此處，該對電極109及閘極電極113用作遮罩；因此，可以自校準方式形成：添加摻質而包含摻質之區域115及117、與閘極電極113重疊並夾於包含摻質之區域115及117其間之氧化物半導體區域119、及與該對電極109重疊且包含摻質之區域115及117夾於其間之氧化物半導體區域121及123。
在此處說明之實施例中，於絕緣膜等覆蓋氧化物半導體膜105之狀態下，實施摻質添加至氧化物半導體膜105；另一方面，可於氧化物半導體膜103暴露之狀態下，實施摻質添加。
此外，亦可使用非諸如離子摻雜法及離子注入法之注射法實施摻質添加。例如，可以下列方式添加摻質：於包含將添加之元素的氣體中產生電漿，並於添加摻質之目標上執行電漿處理。可使用乾式蝕刻設備、電漿CVD設備、高密度電漿CVD設備等產生電漿。
其次，形成絕緣膜125並執行熱處理。例如，藉由熱氧化法、CVD法、濺鍍法等形成絕緣膜125。熱處理之溫度典型地為高於或等於150℃及低於或等於450℃，較佳地為高於或等於250℃及低於或等於325℃。在熱處理中，溫度可從250℃至325℃逐漸增加。
藉由熱處理，氧從保護膜107擴散進入氧化物半導體膜120，使得可減少氧化物半導體膜120側面之氧缺陷。此外，可減少包含摻質之區域115及117之電阻。在熱處理中，包含摻質之區域115及117可為結晶狀態或非結晶狀態。
此處，將說明經由使用下列模型計算而獲得在氧化物半導體膜之頂面及側面如何易於生產氧空缺的驗證結果。請注意，因一側面具有複數晶面，計算CAAC氧化物半導體是複雜的。因此，此處使用ZnO單晶實施計算，其具有c軸校準之纖維鋅礦結構。有關晶體模型，使用如圖27中所示藉由沿平行於c軸之平面及垂直於c軸之平面切割晶體結構而獲得之(001)平面、(100)平面、及(110)平面。
在完成表面結構之後，實施如圖28A至28C中所示氧從(100)平面、(110)平面、及(001)平面釋放之狀況的計算，並比較表面結構之間釋放之容易。
模型係藉由切割晶體結構以於表面上具有(001)平面而完成。由於使用三維週期結構實施計算，模型為具有二(001)平面及具有1 nm真空區域之平板模型。類似地，因為側面假定垂直於(001)平面，具有表面上(100)平面之平板模型及具有表面上(110)平面之平板模型作為側面之範例。藉由計算該些二平面，可分析從垂直於(001)平面之平面釋放氧的傾向。在此狀況下，真空區域亦為1 nm。(100)平面模型、(110)平面模型、及(001)平面模型中原子數分別設定為64、108、及108。此外，完成結構其係藉由移除來自以上三結構之各表面的氧而予獲得。
針對計算，使用CA步驟，其為使用密度功能理論之程式。平面波基礎準位能法用作密度功能理論之方法，及GGA-PBE用於功能。首先，在纖維鋅礦結構的四原子單元格中，執行包括晶格常數之結構最佳化。其次，依據最佳化結構，完成表面結構。接著，具氧空缺之表面結構及不具氧空缺之表面結構以固定晶格常數實施結構最佳化。使用結構最佳化後之能量。
截止能量在單元格計算中假定為380 eV，在表面結構計算中為300 eV。k點柵格尺寸在單位格計算中為9×9×6，在(100)平面模型計算中為3×2×1，在(110)平面模型計算中為1×2×2，及在(001)平面模型計算中為2×2×1。
於以上表面結構上執行下列計算以獲得能量差異(此處，稱為黏合能量)：具氧空缺之結構的能量及氧分子之一半能量相加，並減去無氧空缺之結構的能量。氧極可能於具有較低黏合能量之表面釋放之。
[方程式2](黏合能量)=(具氧空缺之結構的能量)+(氧分子之一半能量)-(無氧空缺之結構的能量)
根據方程式2所獲得之各表面的黏合能量顯示於表1中。
從表1中結果，可以說(100)平面及(110)平面之黏合能量低於(001)平面之黏合能量，且相較於(001)平面，氧更可能從(100)平面及(110)平面釋放。換言之，可發現相較於具有沿垂直於頂面之方向的c軸校準之ZnO膜的頂面，氧更可能從側面釋放。儘管ZnO為具有混合各種晶面之CAAC氧化物半導體之範例，其具有與其側面之ZnO單晶相同種類平面。因此，可以說ZnO之釋放氧的傾向類似於ZnO單晶。
當選擇性蝕刻氧化物半導體膜時，例如當氧化物半導體膜之側面於乾式蝕刻中暴露於包括氯自由基、氟自由基等之電漿時，暴露於氧化物半導體膜側面之金屬原子便與氯自由基、氟自由基等結合。此時，金屬原子及氯原子或氟原子之結合釋放，所以已與氧化物半導體膜中金屬原子結合之氧原子成為活動。活動氧原子易於反應及吸附。因而，極可能於氧化物半導體膜側面產生氧空缺。
為該些理由，於本實施例中所說明之電晶體中，在氧化物半導體膜形成於藉由熱處理而釋放部分氧之氧化物絕緣膜上之後，執行熱處理。以此方式，可減少氧化物半導體膜中氧空缺，及可減少氧化物絕緣膜與氧化物半導體膜之間介面之介面狀態密度。此外，形成藉由熱處理而釋放部分氧之氧化物絕緣膜，作為覆蓋氧化物半導體膜之端部的保護膜，氧化物半導體膜之端部係藉由選擇性蝕刻氧化物半導體膜而予形成。結果，蝕刻之氧化物半導體膜的側面未暴露於減壓之氣體及蝕刻劑，使得可減少氧化物半導體膜側面產生之氧空缺。此外，藉由後續熱處理，氧從保護膜擴散進入氧化物半導體膜；因此，甚至當氧化物半導體膜側面產生氧缺陷時，氧缺陷可予以補償。因此，可減少電晶體之閾值電壓的負偏移，此外，可減少電晶體之源極與汲極之間之洩漏電流；因此，可改進電晶體之電特性。 (實施例2)
在本實施例中，將參照圖3A至3C及圖4A至4D說明圖1A至1D之電晶體之製造方法，其與實施例1中所說明者不同。
以類似於實施例1之方式，如圖4A中所描繪，氧化物絕緣膜102係形成於基板101之上。其次，氧化物半導體膜103係形成於氧化物絕緣膜102之上。較佳的是氧化物絕緣膜102及氧化物半導體膜103係接連地形成。可以下列方式採用具有加熱設備之多室濺鍍設備：形成氧化物絕緣膜102並以加熱設備加熱，使得氫釋放，接著於氧化物絕緣膜102之上形成氧化物半導體膜103。
接著，於氧化物半導體膜103之上形成遮罩，並基於使用遮罩而選擇性蝕刻氧化物半導體膜103，使得形成氧化物半導體膜131。接著，移除遮罩。其次，於氧化物半導體膜131之上形成氧化物絕緣膜106(詳圖4B)。氧化物絕緣膜102及氧化物絕緣膜106各使用藉由熱處理而釋放部分氧之氧化物絕緣膜予以形成。有關藉由熱處理而釋放部分氧之該等氧化物絕緣膜，較佳地使用包含氧比例超出化學計量比例之氧化物絕緣膜。
其次，於基板101上執行熱處理，使得氫從氧化物半導體膜131釋放，且氧化物絕緣膜102及氧化物絕緣膜106中所包含之部分氧擴散進入氧化物半導體膜131及氧化物絕緣膜102及106中與氧化物半導體膜131之介面附近。結果，如圖4C中所描繪，可形成具減少之氫濃度及減少之氧缺陷的氧化物半導體膜105。
本實施例與實施例1之不同在於氧係從氧化物絕緣膜102及氧化物絕緣膜106擴散進入氧化物半導體膜131。在本實施例中，不僅氧化物半導體膜131之頂面，氧化物半導體膜131之側面亦被氧化物絕緣膜106覆蓋。因此，藉由熱處理，可減少氧化物半導體膜131中氧缺陷，並可減少氧化物半導體膜131與氧化物絕緣膜102及106之間介面之介面狀態密度。此外，氧供應至氧化物半導體膜131側面中氧缺陷；因此，甚至當氧化物半導體膜131側面中產生氧缺陷時，該氧缺陷可予以補償。
若氧化物絕緣膜106之上配置阻塞膜，可避免熱處理中氧從氧化物絕緣膜106釋放至外部。有關阻塞膜，可使用氮化矽膜、氮氧化矽膜、氧化鋁膜、氮化鋁膜、氧氮化鋁膜、氮氧化鋁膜、類金剛石碳膜等。
其次，於氧化物絕緣膜106之上形成遮罩，基於使用遮罩而選擇性蝕刻氧化物絕緣膜106，接著形成保護膜107(詳圖4D)。保護膜107覆蓋至少氧化物半導體膜105之端部；因此，氧化物半導體膜105之側面於後續製造程序中未暴露於減壓之氣體。此外，氧化物半導體膜105之側壁於之後蝕刻步驟中未暴露於蝕刻劑。所以，可避免氧從氧化物半導體膜105側面釋放，及因釋放產生之氧缺點。此外，由於氧化物半導體膜105側面未接觸該對電極109，可抑制氧化物半導體膜105側面附近區域中產生洩漏電流。
接著，經由圖3A至3C中程序，可製造類似於圖1A至1D之電晶體，其中閾值電壓之負偏移減少，及源極與汲極之間之洩漏電流減少。 (實施例3)
在本實施例中，將參照圖3A至3C、圖5A至5C、及圖6說明電晶體之製造方法，其與實施例1及實施例2中所說明者不同。本實施例將說明作為實施例1中電晶體之製造方法的另一實施例；然而，實施例2可適當應用於本實施例。圖6為俯視圖，描繪絕緣膜145之形成步驟，且圖5A為沿圖6中虛線A-B之截面圖。
在類似於實施例1之方式中，如圖5A及圖6中所描繪，在圖2A至2D之程序之後，形成具有開口141及開口143之絕緣膜145。其次，如圖5B中所描繪，導電膜147係形成於氧化物半導體膜105及絕緣膜145之上。可適當使用類似於實施例1中所說明之該對電極109的材料及形成方法而形成導電膜147。
其次，以類似於實施例1之方式，遮罩係形成於導電膜147之上，且基於使用該遮罩而選擇性蝕刻導電膜147，使得形成該對電極109。其次，蝕刻絕緣膜145以便覆蓋氧化物半導體膜105之端部，使得形成保護膜107。經由以上所說明之程序，可形成覆蓋氧化物半導體膜105之端部的保護膜107，及接觸氧化物半導體膜105之該對電極109。保護膜107覆蓋氧化物半導體膜105之端部；因此，氧化物半導體膜105之側面於後續製造程序中未暴露於減壓之氣體。此外，氧化物半導體膜105之側壁於之後蝕刻步驟中未暴露於蝕刻劑。所以，可避免氧從氧化物半導體膜105之側面釋放，及因釋放而產生氧缺陷。此外，由於氧化物半導體膜105之側面未接觸該對電極109，可抑制氧化物半導體膜105側面附近區域中產生洩漏電流。
接著，經由圖3A至3C中程序以類似於實施例1之方式，可製造電晶體其中閾值電壓之負偏移減少，及源極與汲極之間之洩漏電流減少。 (實施例4)
在本實施例中，將參照圖2A至2E、圖3A至3C、圖7A及7B、及圖8A至8C說明電晶體之結構，其具有與實施例1及2不同之結構，及電晶體之製造方法。本實施例將說明作為實施例1中電晶體之製造方法之另一實施例；然而，本實施例可適當應用於實施例2。
圖7A及7B分別為本實施例之電晶體的俯視圖及截面圖。圖7A為本實施例之電晶體的俯視圖，及圖7B為沿圖7A中虛線E-F之截面圖。請注意，在圖7A中，為求簡化，若干電晶體組件(例如絕緣膜153等)未顯示。
圖7A及7B中所描繪之電晶體包括配置於基板101上之氧化物絕緣膜102、配置於氧化物絕緣膜102上之氧化物半導體膜120、覆蓋氧化物半導體膜120之端部且部分充當閘極絕緣膜之保護膜150、形成於保護膜150之上並接觸氧化物半導體膜120之該對電極109、及設於保護膜150之上並與氧化物半導體膜120重疊之閘極電極151。此外，包括絕緣膜153，其覆蓋該對電極109、氧化物半導體膜120、保護膜150、及閘極電極151。此外，於配置於絕緣膜153中之開口中，包括連接至該對電極109之一對佈線155。氧化物半導體膜120包括與閘極電極151重疊之氧化物半導體區域119、包含摻質且氧化物半導體區域119夾於其間之該對區域115及117、及包含摻質之該對區域115及117夾於其間並接觸該對電極109之該對氧化物半導體區域121及123。請注意，包含摻質之該對區域115及117充當電場鬆弛區域，及該對氧化物半導體區域121及123充當源極區域及汲極區域。
在本實施例中，保護膜150覆蓋氧化物半導體膜120之端部，並用作閘極絕緣膜。結果，步驟數量可減少。由於閘極電極151及該對電極109係從相同層形成，電連接至該對電極109之該對佈線155及為閘極電極151之掃描線部分經配置而相互交叉，且絕緣膜153插於其間，使得為閘極電極151之掃描線部分未接觸連接至該對電極109之信號線。
其次，將參照圖2A至2E、圖3A至3C、及圖8A至8C說明圖7A及7B中電晶體之製造方法。
在類似於實施例1之方式中，如圖8A中所描繪，在圖2A至2D之程序之後，形成具有開口之絕緣膜145。接著，於氧化物半導體膜105及絕緣膜145之上形成導電膜147。
其次，於導電膜147之上形成遮罩，並基於使用該遮罩而選擇性蝕刻導電膜147，使得形成該對電極109及閘極電極151。接著，移除遮罩。其次，於該對電極109、絕緣膜145、及閘極電極151之上形成遮罩，接著於該對電極109或閘極電極151均未覆蓋之區域中蝕刻絕緣膜145，使得絕緣膜145覆蓋氧化物半導體膜105之端部。因而，形成覆蓋氧化物半導體膜105之端部並充當閘極絕緣膜之保護膜150。接著，移除遮罩。
其次，經由類似於實施例1之程序，藉由圖3C中所描繪之步驟，實施添加摻質至氧化物半導體膜105之處理，使得形成包含摻質之區域115及117。藉由於添加摻質中使用閘極電極151及該對電極109作為遮罩，可以自校準方式形成，添加摻質之包含摻質之區域115及117，及未添加摻質之氧化物半導體區域119、121、及123。請注意，包含摻質之區域115及117充當電場鬆弛區域。氧化物半導體區域119、包含摻質之該對區域115及117、及該對氧化物半導體區域121及123統稱為氧化物半導體膜120。
其次，於氧化物半導體膜120、該對電極109、保護膜150之上形成絕緣膜153，接著於絕緣膜153之上形成遮罩，並選擇性蝕刻絕緣膜153以形成開口。接著，移除遮罩。其次，於開口中形成接觸該對電極109之該對佈線155，並執行熱處理(詳圖8C)。藉由熱處理，氧從保護膜150擴散進入氧化物半導體膜120，使得氧化物半導體膜120側面中氧缺陷可減少。此外，包含摻質之區域115及117之電阻可減少。在熱處理中，包含摻質之區域115及117可處於結晶狀態或非結晶狀態。
可適當使用類似於實施例1中所說明之絕緣膜125的材料及形成方法而形成絕緣膜153。可使用有機樹脂形成絕緣膜153，諸如聚醯亞胺、丙烯酸樹脂、或環氧樹脂。
可使用類似於該對電極109之材料及形成方法而形成該對佈線155。
經由以上所說明之程序，如圖7A及7B中所描繪，可製造電晶體其中閾值電壓之負偏移減少及源極與汲極之間之洩漏電流減少。 (實施例5)
在本實施例中，將參照圖9A至9C、圖10A至10D、及圖11A至11D說明電晶體，其具有不同於實施例1至4之結構，及電晶體之製造方法。
圖9A至9C為本實施例中所說明之電晶體的俯視圖及截面圖。圖9A為本實施例中所說明之電晶體的俯視圖，圖9B為沿圖9A中虛線G-H之截面圖，及圖9C為為沿圖9A中虛線I-J之截面圖。在圖9A中，為求簡化，若干電晶體組件(例如閘極絕緣膜211、絕緣膜225等)未顯示。
圖9A中所描繪之電晶體包括配置於基板101上之氧化物絕緣膜102、配置於氧化物絕緣膜102上之氧化物半導體膜220、接觸氧化物半導體膜220之一對電極209、覆蓋氧化物半導體膜220之端部亦覆蓋部分該對電極209之保護膜207、覆蓋保護膜207、該對電極209、及氧化物半導體膜220之閘極絕緣膜211、及設於閘極絕緣膜211之上並與氧化物半導體膜220重疊之閘極電極213。此外，可包括覆蓋閘極絕緣膜211及閘極電極213之絕緣膜225。氧化物半導體膜220包括與閘極電極213重疊之氧化物半導體區域219、包含摻質且氧化物半導體區域219夾於其間之一對區域215及217、及包含摻質之該對區域215及217夾於其間並接觸該對電極209之一對氧化物半導體區域221及223。請注意，氧化物半導體區域219充當通道區域、包含摻質之該對區域215及217充當電場鬆弛區域、及該對氧化物半導體區域221及223充當源極區域及汲極區域。
請注意，氧化物半導體膜220、該對電極209、保護膜207、閘極絕緣膜211、閘極電極213、及絕緣膜225可分別使用類似實施例1中所說明之氧化物半導體膜120、該對電極109、保護膜107、閘極絕緣膜111、閘極電極113、及絕緣膜125之材料予以形成。此外，氧化物半導體區域219、包含摻質之該對區域215及217、及該對氧化物半導體區域221及223可分別使用類似實施例1中所說明之氧化物半導體區域119、包含摻質之該對區域115及117、及該對氧化物半導體區域121及123之材料予以形成。
其次，將參照圖10A至10D及圖11A至11D說明圖9A至9C中所描繪之電晶體之製造方法。
以類似於實施例1之方式，如圖10A中所描繪，氧化物絕緣膜102係形成於基板101之上。其次，氧化物半導體膜103係形成於氧化物絕緣膜102之上。較佳的是氧化物絕緣膜102及氧化物半導體膜103係接連地形成。可以下列方式採用具有加熱設備之多室濺鍍設備：形成氧化物絕緣膜102並以加熱設備加熱，使得氫釋放，且氧化物半導體膜103形成於氧化物絕緣膜102之上。
其次，於基板101上執行熱處理，使得氫從氧化物半導體膜釋放，且氧化物絕緣膜102中所包含之部分氧擴散進入氧化物半導體膜及氧化物絕緣膜102中與氧化物半導體膜之介面附近。結果，如圖10B中所描繪，可形成具減少之氫濃度及減少之氧缺陷的氧化物半導體膜104。
其次，如圖10C中所描繪，該對電極209係形成於氧化物半導體膜104之上。可以類似於實施例1中所說明之該對電極109之方式形成該對電極209。
在本實施例中，在氧化物半導體膜103形成於氧化物絕緣膜102上之後，執行熱處理以將氧化物絕緣膜102中所包含之部分氧擴散進入氧化物半導體膜，及氧化物絕緣膜102中與氧化物半導體膜之介面附近；然而，熱處理可於用於形成以上所說明之該對電極209的導電膜形成之後執行。
其次，於氧化物半導體膜104及該對電極209之上形成遮罩，並選擇性蝕刻氧化物半導體膜104，使得形成氧化物半導體膜205(詳圖10D)。經由以上所說明之程序，可如圖9A中氧化物半導體膜220所示，形成與該對電且極209重疊部分暴露之氧化物半導體膜205。接著，移除遮罩。請注意，當反萃液用於移除遮罩時，有時氧可從氧化物半導體膜205之側面釋放。因此，灰化法可替代地用於移除遮罩。
其次，如圖11A中所描繪，氧化物絕緣膜206係形成於氧化物半導體膜205及該對電極209之上。以類似於實施例1中所說明之氧化物絕緣膜106之方式，氧化物絕緣膜206係使用藉由熱而釋放部分氧之氧化物絕緣膜予以形成。有關藉由熱處理而釋放部分氧之氧化物絕緣膜，較佳地使用包含氧比例超出化學計量比例之氧化物絕緣膜。
甚至若因氧釋放而於氧化物半導體膜205側面產生氧缺陷，藉由使用藉由熱而釋放部分氧之氧化物絕緣膜作為氧化物絕緣膜206，藉由之後熱處理可減少氧化物半導體膜205側面之氧缺陷。
其次，於氧化物絕緣膜206之上形成遮罩，基於使用遮罩而選擇性蝕刻氧化物絕緣膜206，接著形成保護膜207。接著，移除遮罩(詳圖11B)。經由此程序，可形成覆蓋部分該對電極209之保護膜207，及未藉由該對電極209覆蓋之氧化物半導體膜205的暴露端部。因而，氧化物半導體膜205之側面於後續製造程序中未暴露於減壓之氣體。此外，氧化物半導體膜205之側壁於之後蝕刻步驟中未暴露於蝕刻劑。此外，由於在該對電極形成之後蝕刻氧化物半導體膜104以形成氧化物半導體膜205，接著形成覆蓋氧化物半導體膜205側面之絕緣膜，形成與該對電極重疊之氧化物半導體膜。所以，可避免氧從氧化物半導體膜205側面釋放，及因該釋放而產生氧缺陷。此外，由於氧化物半導體膜205之側面未接觸該對電極209，可抑制氧化物半導體膜205側面附近區域中產生洩漏電流。
其次，如圖11C中所描繪，以類似於實施例1之方式，閘極絕緣膜211係形成於氧化物半導體膜205、保護膜207、及該對電極209之上，且閘極電極213係形成於閘極絕緣膜211之上。
其次，實施添加摻質至氧化物半導體膜205之處理，使得如圖11D中所描繪，形成包含摻質之區域215及217。於添加摻質中，藉由使用閘極電極213及該對電極209作為遮罩，可以自校準方式形成添加摻質而包含摻質之區域215及217，及未添加摻質之氧化物半導體區域219、221、及223。請注意，包含摻質之區域215及217充當電場鬆弛區域。
其次，形成絕緣膜225並執行熱處理。藉由熱處理，氧從保護膜207擴散進入氧化物半導體膜205，使得可減少氧化物半導體膜側面之氧缺陷。此外，可減少氧從氧化物半導體膜205釋放，及可減少包含摻質之區域215及217之電阻。在熱處理中，包含摻質之區域215及217可為結晶狀態或非結晶狀態。
經由以上所說明之程序，如圖9A至9C中所描繪，可製造電晶體其中閾值電壓之負偏移減少及源極與汲極之間之洩漏電流減少。 (實施例6)
在本實施例中，將參照圖12說明具有與實施例1至5不同結構之電晶體。
將參照圖12說明本實施例中所說明之電晶體的截面結構。
圖12中電晶體包括配置於基板101上之氧化物絕緣膜102、配置於氧化物絕緣膜102上之一對電極之一電極161、接觸該對電極之一電極161之氧化物半導體膜163、覆蓋氧化物半導體膜163之端部及該對電極之一電極161部分之保護膜165、形成於保護膜165之上並接觸氧化物半導體膜163之該對電極之另一電極167、覆蓋保護膜165、氧化物半導體膜163、及該對電極之另一電極167之閘極絕緣膜169、及與氧化物半導體膜163重疊且閘極絕緣膜169插於其間之閘極電極171。可包括覆蓋閘極絕緣膜169及閘極電極171之絕緣膜173。
氧化物半導體膜163包括與閘極電極171重疊之氧化物半導體區域175、包含摻質且氧化物半導體區域175夾於其間之一對區域177及179、及包含摻質之該對區域177及179夾於其間並接觸該對電極之一電極161及另一電極167之一對氧化物半導體區域181及183。氧化物半導體區域175充當通道區域，包含摻質之該對區域177及179充當電場鬆弛區域，及該對氧化物半導體區域181及183充當源極區域及汲極區域。
其次，以下將說明本實施例中所說明之電晶體之製造方法。本實施例將說明作為實施例1中電晶體之製造方法的應用模式；然而，本實施例可適當應用於任一實施例2至5。
在本實施例中所說明之電晶體中，在氧化物半導體膜103形成於氧化物絕緣膜102上之前，形成該對電極之一電極161。其次，經由類似於實施例1之程序，保護膜165係形成於選擇性蝕刻之氧化物半導體膜之上，並形成該對電極之另一電極167。接著，以類似於實施例1之方式，形成閘極絕緣膜169及閘極電極171。其次，基於使用閘極電極、保護膜165、及該對電極之另一電極167作為遮罩，添加摻質，使得可形成包括氧化物半導體區域175之氧化物半導體膜163、包含摻質之該對區域177及179、及該對氧化物半導體區域181及183。在絕緣膜173形成之後，可以類似於實施例1之方式執行熱處理。
經由以上所說明之程序，可製造圖12中所描繪之電晶體。 (實施例7)
在本實施例中，將參照圖13A至13D說明用於形成保護膜之方法，其與實施例1至6中所說明者不同。
如圖13A中所描繪，氧化物絕緣膜102係形成於基板101之上。其次，之後將為保護膜之氧化物絕緣膜191係形成於氧化物絕緣膜102之上。形成氧化物絕緣膜191使得氧化物絕緣膜102暴露於區域中，其中將配置如圖13D中所描繪於之後形成之氧化物半導體膜197。
以類似於氧化物絕緣膜102之方式，氧化物絕緣膜191係使用藉由熱而釋放部分氧之氧化物絕緣膜予以形成。有關藉由熱處理而釋放部分氧之該等氧化物絕緣膜，較佳地使用包含氧比例超出化學計量比例之氧化物絕緣膜。
如圖13B中所描繪，氧化物半導體膜192係形成於氧化物絕緣膜102及氧化物絕緣膜191之上。接著，以類似於實施例1之方式，執行熱處理而從氧化物半導體膜192釋放氫，並將氧化物絕緣膜102及氧化物絕緣膜191中所包含之部分氧擴散進入氧化物半導體膜192及氧化物絕緣膜102及氧化物絕緣膜191中與氧化物半導體膜192之介面附近。結果，如圖13C中所描繪，可形成具減少之氫濃度及減少之氧缺陷的氧化物半導體膜193(詳圖13C)。
其次，拋光至少氧化物半導體膜193；因此，不受氧化物絕緣膜191之厚度影響，可形成具有平坦表面之氧化物半導體膜197，及保護膜195，其具有類似於氧化物半導體膜197之厚度及類似於氧化物半導體膜197之表面平坦度程度。由於氧化物半導體膜197之側面接觸保護膜195，其為藉由熱處理而釋放部分氧之氧化物絕緣膜，即使氧化物半導體膜197之側面包括氧缺點，該些氧缺陷可藉由之後熱處理而予補償。
結果，可形成氧化物半導體膜，其表面不平坦與保護膜略有不同，且其具有減少之氧缺陷的側面。因此，可使將形成於氧化物半導體膜197上之閘極絕緣膜的厚度小。此外，可提昇之後形成之閘極電極的處理正確性。在本實施例中，有關用於從氧化物絕緣膜102供應氧至氧化物半導體膜之方法，使用實施例1中所說明之方法。然而，以類似於實施例2之方式，在氧化物絕緣膜形成於氧化物半導體膜192上之後，可執行熱處理而從配置於氧化物半導體膜192上之氧化物絕緣膜供應氧至氧化物半導體膜192，接著可蝕刻氧化物半導體膜192之凸出部分及氧化物半導體膜192上之氧化物絕緣膜之凸出部分。因而，可形成形成氧化物半導體膜，其表面不平坦與保護膜略有不同，且其具有減少之氧缺陷的側面。 (實施例8)
在本實施例中，將說明使用CAAC氧化物半導體之實施例1至7中所說明之用於形成氧化物半導體膜103及192之方法。此處，將使用氧化物半導體膜103作為範例說明。
以下將說明使用CAAC氧化物半導體用於形成氧化物半導體膜103之第一方法。
若在使用CAAC氧化物半導體形成氧化物半導體膜103中，於實施例1中所說明之用於形成氧化物半導體膜103之方法中採用濺鍍法，基板溫度設定為高於或等於150℃及低於或等於450℃，較佳地為高於或等於200℃及低於或等於350℃，使得可避免濕氣(包括氫)進入氧化物半導體膜，並可形成包括晶體之CAAC氧化物半導體。
於氧化物半導體膜103形成後之熱處理使用CAAC氧化物半導體，藉由以上所說明之方法進一步從氧化物半導體膜103釋放氫，可將氧化物絕緣膜102中所包含之部分氧擴散進入氧化物半導體膜103，及氧化物絕緣膜102與氧化物半導體膜103之間之介面附近，並可進一步形成包括具高結晶性之CAAC氧化物半導體的氧化物半導體膜104。
其次，將說明使用CAAC氧化物半導體用於形成氧化物半導體膜103之第二方法。
第一氧化物半導體膜係形成於氧化物絕緣膜102之上。第一氧化物半導體膜之厚度為大於或等於一原子層之厚度及小於或等於10 nm，較佳地為大於或等於2 nm及小於或等於5 nm。
當形成第一氧化物半導體膜時，基板溫度設定為高於或等於150℃及低於或等於450℃，較佳地為高於或等於200℃及低於或等於350℃。結果，可減少所形成之第一氧化物半導體膜中所包含之諸如濕氣(包括氫)之雜質進入。此外，可改進第一氧化物半導體膜之結晶性；因此，可形成具高定向之CAAC氧化物半導體之氧化物半導體膜。
在第一氧化物半導體膜形成之後，可執行第一熱處理。藉由第一熱處理，可進一步從第一氧化物半導體膜釋放濕氣(包括氫)；因此，結晶性可進一步增加。藉由第一熱處理，可形成具高定向之CAAC氧化物半導體。第一熱處理係以高於或等於200℃及低於基板之應變點的溫度執行，較佳地為高於或等於250℃及低於或等於450℃。
對第一熱處理而言，可使用快速熱退火(RTA)設備。基於僅短時間使用RTA設備，可以高於或等於基板之應變點的溫度執行熱處理。因而，可縮短用於形成結晶區域相對於非結晶區域之比例高之氧化物半導體膜所需時間。
第一熱處理可於惰性氣體中執行；典型地較佳地於稀有氣體(諸如氦、氖、氬、氙、或氪)或氮氣中執行。第一熱處理可於氧氣或減壓之氣體中執行。處理時間為3分鐘至24小時。隨著處理時間增加，氧化物半導體膜中結晶區域關於非結晶區域之比例可增加。請注意，長於24小時之熱處理並非較佳，因為產量減少。
其次，第二氧化物半導體膜係形成於第一氧化物半導體膜之上。第二氧化物半導體膜可以類似於第一氧化物半導體膜之方式形成。
當加熱基板而形成第二氧化物半導體膜時，可使用第一氧化物半導體膜作為晶種而結晶第二氧化物半導體膜。此時，包括相同元件之第一氧化物半導體膜及第二氧化物半導體膜之形成稱為「同質外延生長」。包括至少一相互不同元件之第一氧化物半導體膜及第二氧化物半導體膜之形成稱為「異質外延生長」。
在第二氧化物半導體膜形成之後，可執行第二熱處理。第二熱處理可使用類似於第一熱處理之方法執行。藉由第二熱處理，可形成結晶區域比例高於非結晶區域之氧化物半導體膜。藉由第二熱處理，可使用第一氧化物半導體膜作為晶種而結晶第二氧化物半導體膜。此時，可採用造成包括相同元件之第一氧化物半導體膜及第二氧化物半導體膜之形成的同質外延生長。另一方面，可採用造成包括至少一相互不同元件之第一氧化物半導體膜及第二氧化物半導體膜之形成的異質外延生長。
藉由以上所說明之方法，可使用CAAC氧化物半導體形成氧化物半導體膜103。氧化物半導體中所包含之氫與鍵結至金屬原子之氧反應以生產水，此外，於由此釋放氧之晶格(或由此移除氧之部分)中形成缺陷。因而，在氧化物半導體膜之形成步驟中盡可能減少雜質，藉此可減少氧化物半導體膜中缺點。因此，當於包括藉由盡可能移除雜質而純化之CAAC氧化物半導體的氧化物半導體膜中形成通道區域時，電晶體在光照或BT應力試驗前後可具有閾值電壓改變小之穩定電特性。
在以上所說明之第一熱處理及第二熱處理中，有時氧可從氧化物絕緣膜102擴散進入氧化物半導體膜。在該等狀況下，可減少氧化物半導體膜103中缺陷而未執行圖2A與圖2B之間之熱處理；因此，熱處理步驟數量可減少。 (實施例9)
圖14A中描繪半導體裝置中所包括之記憶體元件(以下亦稱為記憶格)之電路圖範例。記憶格包括電晶體1160，其中通道形成區域係使用非氧化物半導體之材料(例如，矽、鍺、碳化矽、砷化鎵、氮化鎵、有機化合物等)形成，及電晶體1162，其中通道形成區域係使用氧化物半導體形成。
根據任何實施例1至8可製造電晶體1162，其中通道形成區域係使用氧化物半導體形成。請注意，於通道形成區域中包括氧化物半導體之電晶體於圖式中標示「OS」。
如圖14A中所描繪，電晶體1160之閘極電極電連接至電晶體1162之源極電極及汲極電極之一。第一佈線SL(第一線，亦稱為源極線)電連接至電晶體1160之源極電極。第二佈線BL(第二線，亦稱為位元線)電連接至電晶體1160之汲極電極。第三佈線S1(第三線，亦稱為第一信號線)電連接至電晶體1162之源極電極及汲極電極之另一者。第四佈線S2(第四線，亦稱為第二信號線)電連接至電晶體1162之閘極電極。
電晶體1160其中通道形成區域係使用非氧化物半導體材料形成，例如單晶矽，可以充分高速作業。因此，基於使用電晶體1160，可高速讀取儲存之內容等。電晶體1162其中通道形成區域係使用氧化物半導體形成，特徵在於其關閉狀態電流小於電晶體1160之關閉狀態電流。因此，當電晶體1162關閉時，電晶體1160之閘極電極之電位可極長時間保持。
如以下所說明，藉由利用可保持電晶體1160之閘極電極之電位的特性，可寫入、保持、及讀取資料。
首先，說明資料之寫入及保持。首先，第四佈線S2之電位設定為電晶體1162開啟之電位，使得電晶體1162開啟。因而，第三佈線S1之電位供應至電晶體1160之閘極電極(寫入)。之後，第四佈線S2之電位設定為電晶體1162關閉之電位，使得電晶體1162關閉，因而，電晶體1160之閘極電極之電位保持(保持)。
由於電晶體1162之關閉狀態電流極小，電晶體1160之閘極電極之電位長時間保持。例如，當電晶體1160之閘極電極之電位為電晶體1160處於開啟狀態之電位時，電晶體1160之開啟狀態長時間保持。此外，當電晶體1160之閘極電極之電位為電晶體1160處於關閉狀態之電位時，電晶體1160之關閉狀態長時間保持。
接著，說明資料之讀取。如以上說明，當預定電位(固定電位)於電晶體1160保持開啟狀態或關閉狀態之狀態中供應至第一佈線SL時，第二佈線BL之電位依據電晶體1160之開啟狀態或關閉狀態而改變。例如，當電晶體1160處於開啟狀態時，第二佈線BL之電位成為接近第一佈線SL之電位。另一方面，當電晶體1160處於關閉狀態時，第二佈線BL之電位未改變。
以該等方式，於資料保持之狀態下，相互比較第二佈線BL之電位及預定電位，藉此可讀出資料。
接著，說明資料之重寫。資料之重寫係以類似於資料之寫入及保持之方式執行。即，第四佈線S2之電位設定為電晶體1162開啟之電位，使得電晶體1162開啟。因而，第三佈線S1之電位(新資料之電位)供應至電晶體1160之閘極電極。之後，第四佈線S2之電位設定為電晶體1162關閉之電位，使得電晶體1162關閉，因而，新資料保持。
在根據本發明所揭露之記憶格中，如以上說明，資料可藉由資料之另一寫入而直接重寫。為此原因，不需快閃記憶體等必須之抹除作業，使得可抑制因為抹除作業之作業速度減少。換言之，可體現包括記憶格之半導體裝置的高速作業。
圖14B為電路圖，描繪圖14A中所描繪之記憶格的廣泛應用範例。
圖14B中所描繪之記憶格1100包括第一佈線SL(源極線)、第二佈線BL(位元線)、第三佈線S1(第一信號線)、第四佈線S2(第二信號線)、第五佈線WL(字線)、電晶體1164(第一電晶體)、電晶體1161(第二電晶體)、及電晶體1163(第三電晶體)。在每一電晶體1164及1163中，通道形成區域係使用非氧化物半導體之材料形成，及在電晶體1161中，通道形成區域係使用氧化物半導體形成。
此處，電晶體1164之閘極電極電連接至電晶體1161之源極電極及汲極電極之一。此外，第一佈線SL電連接至電晶體1164之源極電極，及電晶體1164之汲極電極電連接至電晶體1163之源極電極。第二佈線BL電連接至電晶體1163之汲極電極，及第三佈線S1電連接至電晶體1161之源極電極及汲極電極之另一者。第四佈線S2電連接至電晶體1161之閘極電極，及第五佈線WL電連接至電晶體1163之閘極電極。
其次，將說明電路作業之特定範例。請注意，以下說明中電位、電壓等值可適當改變。
當資料寫入記憶格1100時，第一佈線SL設定為0 V，第五佈線WL設定為0 V，第二佈線BL設定為0 V，及第四佈線S2設定為2 V。第三佈線S1設定為2 V以寫入資料「1」及設定為0 V以寫入資料「0」。此時，電晶體1163處於關閉狀態及電晶體1161處於開啟狀態。請注意，在寫入末端，第三佈線S1之電位改變之前，第四佈線S2設定為0 V，使得電晶體1161關閉。
結果，連接至電晶體1164之閘極電極之節點(稱為節點A)之電位，於資料「1」寫入之後設定為約2 V，及於資料「0」寫入之後設定為約0 V。相應於第三佈線S1之電位的電荷累積於節點A；如以上說明，由於電晶體1161之關閉狀態電流極小，電晶體1164之閘極電極之電位長時間保持。
當從記憶格讀取資料時，第一佈線SL設定為0 V，第五佈線WL設定為2 V，第四佈線S2及第三佈線S1設定為0 V，及連接至第二佈線BL之讀取電路設定處於作業狀態。此時，電晶體1163處於開啟狀態及電晶體1161處於關閉狀態。
當資料「0」已寫入時，電晶體1164處於關閉狀態，即節點A設定為約0 V，使得第二佈線BL與第一佈線SL之間之電阻高。另一方面，當資料「1」已寫入時，電晶體1164處於開啟狀態，即節點A設定為約2 V，使得第二佈線BL與第一佈線SL之間之電阻低。根據記憶格之電阻狀態差異，讀取電路可讀取資料「0」或資料「1」。第二佈線BL於寫入時設定為0 V；然而，其可為浮動狀態或可充電而具有高於0 V之電位。第三佈線S1於讀取時設定為0 V；然而，其可為浮動狀態或可充電而具有高於0 V之電位。
請注意，為求方便而定義資料「1」及資料「0」，並可為相反。此外，以上作業電壓為範例。在資料「0」之狀態下，設定作業電壓使得電晶體1164關閉，並於資料「1」之狀態下開啟，電晶體1161於寫入時開啟及於寫入以外時間關閉，及電晶體1163於讀取時開啟。尤其，亦可使用週邊邏輯電路之電源電位VDD取代2 V。
在本實施例中，為易於理解而說明具最小儲存單元(一位元)之記憶格；然而，記憶格之結構不侷限於此。亦可使更多具複數記憶格之已開發半導體裝置適當相互連接。例如，藉由使用一個以上之以上記憶格可製成NAND型或NOR型半導體裝置。佈線結構不侷限於圖14A或14B，而可適當改變。
圖15為根據本發明之實施例之半導體裝置的方塊電路圖。半導體裝置包括m×n位元記憶體容量。
圖15中所描繪之半導體裝置包括m第四佈線S2(1)至S2(m)、m第五佈線WL(1)至WL(m)、n第二佈線BL(1)至BL(n)、n第三佈線S1(1)至S1(n)、記憶格陣列1110其中複數記憶格1100(1,1)至1100(m,n)係以m列n行(m及n各為自然數)矩陣配置、及週邊電路諸如連接至第二佈線BL及第三佈線S1之驅動器電路1111、連接至第四佈線S2及第五佈線WL之驅動器電路1113、及讀取電路1112。可配置更新電路等作為另一週邊電路。
記憶格1100(i,j)被視為記憶格之典型範例。此處，記憶格1100(i,j)(i為大於或等於1及小於或等於m之整數，及j為大於或等於1及小於或等於n之整數)，連接至第二佈線BL(j)、第三佈線S1(j)、第四佈線S2(i)、第五佈線WL(i)、及第一佈線。第一佈線電位Vs供應至第一佈線SL。第二佈線BL(1)至BL(n)及第三佈線S1(1)至S1(n)連接至驅動器電路1111，驅動器電路1111連接至第二佈線BL及第三佈線S1及讀取電路1112。第五佈線WL(1)至WL(m)及第四佈線S2(1)至S2(m)經由第四佈線S2及第五佈線WL而連接至驅動器電路1113。
將說明圖15中所描繪之半導體裝置的作業。以此組態，資料每列寫入及讀取。
當資料寫入第i列之記憶格1100(i,1)至1100(i,n)時，第一佈線SL之電位Vs設定為0 V，第五佈線WL(i)及第二佈線BL(1)至BL(n)設定為0 V，及第四佈線S2(i)設定為2 V。此時，電晶體1161處於開啟狀態。在第三佈線S1(1)至S1(n)之中，資料「1」寫入之行中第三佈線設定為2 V及資料「0」寫入之行中第三佈線設定為0 V。請注意，為結束寫入，在第三佈線S1(1)至S1(n)之電位改變之前，第四佈線S2(i)設定為0 V，使得電晶體1161關閉。再者，未選擇之第五佈線WL及未選擇之第四佈線S2設定為0 V。
結果，連接至已寫入資料「1」之記憶格中電晶體1164之閘極電極之節點(稱為節點A)之電位設定為約2 V，及已寫入資料「0」之記憶格中節點A之電位設定為約0 V。未選擇之記憶格的節點A之電位未改變。
當從第i列之記憶格1100(i,1)至1100(i,n)讀取資料時，第一佈線電位Vs設定為0 V，第五佈線WL(i)設定為2 V，第四佈線S2(i)及第三佈線S1(1)至S1(n)設定為0 V，及連接至第二佈線BL(1)至BL(n)之讀取電路設定處於作業狀態。例如，讀取電路可根據記憶格之電阻狀態差異而讀取資料「0」或資料「1」。請注意，除了第五佈線WL(i)之第五佈線WL設定為0 V，及除了第四佈線S2(i)之第四佈線S2設定為0 V。第二佈線BL於寫入時設定為0 V；然而，其可處於浮動狀態或可充電而具有高於0 V之電位。第三佈線S1於讀取時設定為0 V；然而，其可處於浮動狀態或可充電而具有高於0 V之電位。
根據本實施例，連接至其中通道形成區域係使用氧化物半導體形成之電晶體的節點之電位可極長時間保持，藉此可製造可以低電力消耗寫入、保持、及讀取資料之記憶格。 (實施例10)
在本實施例中，將顯示包括電容器之記憶格的電路圖範例。圖16A中所描繪之記憶格1170包括第一佈線SL、第二佈線BL、第三佈線S1、第四佈線S2、第五佈線WL、電晶體1171(第一電晶體)、電晶體1172(第二電晶體)、及電容器1173。在電晶體1171中，通道形成區域係使用非氧化物半導體之材料形成，及在電晶體1172中，通道形成區域係使用氧化物半導體形成。
可根據任一實施例1至8而製造電晶體1172其中通道形成區域係使用氧化物半導體形成。
此處，電晶體1171之閘極電極、電晶體1172之源極電極及汲極電極之一、及電容器1173之一電極相互電連接。此外，第一佈線SL及電晶體1171之源極電極相互電連接。第二佈線BL及電晶體1171之汲極電極相互電連接。第三佈線S1及電晶體1172之源極電極及汲極電極之另一者相互電連接。第四佈線S2及電晶體1172之閘極電極相互電連接。第五佈線WL及電容器1173之另一電極相互電連接。
其次，將具體說明電路之作業。
當資料寫入記憶格1170時，第一佈線SL設定為0 V，第五佈線WL設定為0 V，第二佈線BL設定為0 V，及第四佈線S2設定為2 V。第三佈線S1設定為2 V以寫入資料「1」，及設定為0 V以寫入資料「0」。此時，電晶體1172處於開啟狀態。請注意，為結束寫入，在第三佈線S1之電位改變之前，第四佈線S2被供應予0 V，使得電晶體1172關閉。
結果，連接至電晶體1171之閘極電極的節點(稱為節點A)之電位，於寫入資料「1」後設定為約2 V，及於寫入資料「0」後設定為約0 V。
當從記憶格1170讀取資料時，第一佈線SL設定為0 V，第五佈線WL設定為2 V，第四佈線S2設定為0 V，第三佈線S1設定為0 V，及連接至第二佈線BL之讀取電路作業。此時，電晶體1172處於關閉狀態。
將說明若第五佈線WL設定為2 V之電晶體1171狀態。決定電晶體1171狀態的節點A之電位取決於第五佈線WL與節點A之間之電容C1，及電晶體1171之閘極電極與電晶體1171之源極及汲極電極之間之電容C2。
請注意，第三佈線S1於讀取於設定為0 V；然而，第三佈線S1可處於浮動狀態或可充電而具有高於0 V之電位。為求方便而定義資料「1」及資料「0」，並可為相反。
第三佈線S1之電位於寫入時可選自資料「0」及資料「1」之電位，只要電晶體1172於寫入之後關閉，及若第五佈線WL之電位設定為0 V，電晶體1171關閉即可。第五佈線WL之電位於讀取時可加以選擇，使得電晶體1171於若資料「0」已寫入則關閉，若資料「1」已寫入則開啟。例如，可採用電晶體1171之閾值電壓。電晶體1171可具有任一閾值電壓，只要電晶體1171以上所說明之方式作業即可。
將參照圖16B說明NOR半導體記憶體裝置之範例，其中使用記憶格包括電容器及具有第一閘極電極及第二閘極電極之選擇電晶體。
圖16B中所描繪之記憶格陣列包括以i列(i為3或更大之自然數)及j行(j為3或更大之自然數)矩陣配置之複數記憶格1180、i字線WL(字線WL_1至WL_i)、i電容器線CL(電容器線CL_1至CL_i)、i閘極線BGL(閘極線BGL_1至BGL_i)、j位元線BL(位元線BL_1至BL_j)、及源極線SL。此處，為求方便，i及j各為大於或等於3之自然數，但本實施例中所說明之記憶格陣列的列數及行數不一定大於或等於3。可使用包括一列或一行之記憶格陣列，或可使用包括二列或二行之記憶格陣列。
圖16B中所描繪之記憶格陣列包括以i列(i為3或更大之自然數)及j行(j為3或更大之自然數)矩陣配置之複數記憶格1180、i字線WL(字線WL_1至WL_i)、i電容器線CL(電容器線CL_1至CL_i)、i閘極線BGL(閘極線BGL_1至BGL_i)、j位元線BL(位元線BL_1至BL_j)、及源極線SL。
此外，每一複數記憶格1180(亦稱為記憶格1180(M,N)(請注意，M為大於或等於1及小於或等於i之自然數，及N為大於或等於1及小於或等於j之自然數)包括電晶體1181(M,N)、電容器1183(M,N)、及電晶體1182(M,N)。
請注意，在半導體記憶體裝置中，電容器包括第一電容器電極、第二電容器電極、及與第一電容器電極及第二電容器電極重疊之電介質層。根據施加於第一電容器電極與第二電容器電極之間之電壓，電荷累積於電容器中。
電晶體1181(M,N)為n通道電晶體，其具有源極電極、汲極電極、第一閘極電極、及第二閘極電極。請注意，在本實施例之半導體記憶體裝置中，電晶體1181不一定需為n通道電晶體。
電晶體1181(M,N)之源極電極及汲極電極之一連接至位元線BL_N。電晶體1181(M,N)之第一閘極電極連接至字線WL_M。電晶體1181(M,N)之第二閘極電極連接至閘極線BGL_M。基於此組態，電晶體1181(M,N)之源極電極及汲極電極之一連接至位元線BL_N，可從記憶格選擇性讀取資料。
電晶體1181(M,N)充當記憶格1180(M,N)中選擇電晶體。
有關電晶體1181(M,N)，可使用電晶體其中使用氧化物半導體形成通道形成區域。在電晶體1181(M,N)中，實施例1至8中所說明之用於形成該對電極、氧化物半導體膜、及閘極電極之結構及方法可應用於源極電極、汲極電極、通道形成區域、及第一閘極電極或第二閘極電極。
電晶體1182(M,N)為p通道電晶體。請注意，在本實施例之半導體記憶體裝置中，電晶體1182不一定需為p通道電晶體。
電晶體1182(M,N)之源極電極及汲極電極之一連接至源極線SL。電晶體1182(M,N)之源極電極及汲極電極之另一者連接至位元線BL_N。電晶體1182(M,N)之閘極電極連接至電晶體1181(M,N)之源極電極及汲極電極之另一者。
電晶體1182(M,N)充當記憶格1180(M,N)中輸出電晶體。有關電晶體1182(M,N)，例如可使用電晶體其中使用單晶矽形成通道形成區域。
電容器1183(M,N)之第一電容器電極連接至電容器線CL_M。電容器1183(M,N)之第二電容器電極連接至電晶體1181(M,N)之源極電極及汲極電極之另一者。請注意，電容器1183(M,N)充當儲存電容器。
字線WL_1至WL_i之電壓藉由例如包括解碼器之驅動器電路控制。
位元線BL_1至BL_j之電壓藉由例如包括解碼器之驅動器電路控制。
電容器線CL_1至CL_i之電壓藉由例如包括解碼器之驅動器電路控制。
閘極線BGL_1至BGL_i之電壓藉由例如閘極線驅動器電路控制。
閘極線驅動器電路係使用包括二極體及電容器之電路形成，該電容器之第一電容器電極電連接至例如二極體之節點及閘極線BGL。
藉由調整電晶體1181之第二閘極電極之電壓，可調整電晶體1181之閾值電壓。因此，藉由調整充當選擇電晶體之電晶體1181之閾值電壓，於處於關閉狀態之電晶體1181之源極電極與汲極電極之間流動之電流可極小。因而，記憶體電路中資料保留時期可較長。此外，可使寫入及讀取資料所需電壓低於習知半導體裝置；因而，可減少電力消耗。
根據本實施例，連接至電晶體其中使用氧化物半導體形成通道形成區域的節點之電位可極長時間保持，藉此可製造可以低電力消耗寫入、保持、及讀取資料之記憶格。在圖16B中所描繪之記憶格陣列中，可使用圖16中所描繪之記憶格1170取代記憶格1180。在此之際，根據記憶格1170，以適當方式配置佈線。
本實施例中所說明之方法及組態可與其他實施例中所說明之任一方法及組態適當組合。 (實施例11)
在本實施例中，將參照圖17A及17B說明使用任一以上實施例中所說明之電晶體之半導體裝置範例。
圖17A描繪半導體裝置之範例，其組態相應於所謂動態隨機存取記憶體(DRAM)。圖17A中所描繪之記憶格陣列1120具有一結構，其中複數記憶格1130係以矩陣配置。此外，記憶格陣列1120包括m第一佈線BL及n第二佈線WL。請注意，在本實施例中，第一佈線BL及第二佈線WL分別稱為位元線BL及字線WL。
記憶格1130包括電晶體1131及電容器1132。電晶體1131之閘極電極連接至第二佈線WL(字線WL)。此外，電晶體1131之源極電極及汲極電極之一連接至第一佈線BL(位元線BL)。電晶體1131之源極電極及汲極電極之另一者連接至電容器之一電極。電容器之另一電極連接至電容器線CL並供應予預定電位。任一以上實施例中所說明之電晶體應用於電晶體1131。
任一以上實施例中所說明之電晶體其中使用氧化物半導體形成通道形成區域，特徵在於較其中使用單晶矽形成通道形成區域之電晶體具有更小關閉狀態電流。因此，當電晶體應用於圖17A中所描繪之半導體裝置時，其視為所謂DRAM，可獲得實質上非揮發性記憶體。
圖17B描繪半導體裝置之範例，其組態相應於所謂靜態隨機存取記憶體(SRAM)。圖17B中所描繪之記憶格陣列1140可具有一結構，其中複數記憶格1150係以矩陣配置。此外，記憶格陣列1140包括第一佈線BL、第二佈線BLB(反向位元線)、第三佈線WL、電源線Vdd、及接地電位線Vss。
記憶格1150包括第一電晶體1151、第二電晶體1152、第三電晶體1153、第四電晶體1154、第五電晶體1155、及第六電晶體1156。第一電晶體1151及第二電晶體1152充當選擇電晶體。第三電晶體1153及第四電晶體1154之一為n通道電晶體(此處，第四電晶體1154為n通道電晶體)，及第三電晶體1153及第四電晶體1154之另一者為p通道電晶體(此處，第三電晶體1153為p通道電晶體)。換言之，第三電晶體1153及第四電晶體1154形成CMOS電路。類似地，第五電晶體1155及第六電晶體1156形成CMOS電路。
第一電晶體1151、第二電晶體1152、第四電晶體1154、及第六電晶體1156為n通道電晶體，且任一以上實施例中所說明之電晶體可應用於該些電晶體。每一第三電晶體1153及第五電晶體1155為p通道電晶體，其中通道形成區域係使用非氧化物半導體之材料(例如單晶矽)予以形成。
本實施例中所說明之方法及組態可與其他實施例中所說明之方法及組態適當組合。 (實施例12)
中央處理單元(CPU)可使用包括用於至少部分CPU之通道形成區域中氧化物半導體的電晶體予以形成。
圖18A為方塊圖，描繪CPU之特定結構。圖18A中所描繪之CPU於基板1190之上包括算術邏輯單元(ALU)1191、ALU控制器1192、指令解碼器1193、中斷控制器1194、時序控制器1195、暫存器1196、暫存器控制器1197、匯流排介面(Bus I/F)1198、可重寫ROM 1199、及ROM介面(ROM I/F)1189。半導體基板、SOI基板、玻璃基板等用作基板1190。ROM 1199及ROM I/F 1189可配置於不同晶片之上。顯然，圖18A中所描繪之CPU僅為範例，其中組態被簡化，且實際CPU依據應用而可具有各種組態。
經由匯流排介面1198輸入至CPU之指令被輸入指令解碼器1193並於其中解碼，並接著輸入至ALU控制器1192、中斷控制器1194、暫存器控制器1197、及時序控制器1195。
ALU控制器1192、中斷控制器1194、暫存器控制器1197、及時序控制器1195根據已解碼之指令而實施各種控制。具體地，ALU控制器1192產生信號用以控制ALU 1191之作業。當CPU執行程式時，中斷控制器1194依據其優先性或遮罩狀態而判斷來自外部輸入/輸出裝置或週邊電路之中斷要求，並處理該要求。暫存器控制器1197產生暫存器1196之位址，並根據CPU之狀態而讀取/寫入資料自/至暫存器1196。
時序控制器1195產生信號用於控制ALU 1191、ALU控制器1192、指令解碼器1193、中斷控制器1194、及暫存器控制器1197之作業時序。例如，時序控制器1195包括內部時脈產生器，用於依據參考時脈信號CLK1而產生內部時脈信號CLK2，並供應時脈信號CLK2至以上電路。
在圖18A中所描繪之CPU中，記憶格係配置於暫存器1196中。任一實施例9至11中所說明之記憶格可用作配置於暫存器1196中之記憶格。
在圖18A中所描繪之CPU中，暫存器控制器1197根據來自ALU 1191之指令而選擇將資料保持於暫存器1196中之作業。即，暫存器控制器1197選擇係藉由暫存器1196中所包括之記憶格中相位反相元件或電容器保持資料。當選擇藉由相位反相元件保持資料時，電源電壓便供應至暫存器1196中之記憶格。當選擇藉由電容器保持資料時，資料便於電容器中重寫，並停止供應電源電壓至暫存器1196中之記憶格。
如圖18B或圖18C中所描繪，藉由於被供應電源電位VDD或電源電位VSS之記憶格群組與節點之間配置切換元件，可停止電源。以下說明圖18B及18C中所描繪之電路。
圖18B及18C各描繪記憶體電路之組態範例，其包括電晶體作為切換元件用於控制電源電位供應至記憶格，該電晶體包括通道形成區域中氧化物半導體。
圖18B中所描繪之記憶體裝置包括切換元件1141及包括複數記憶格1142之記憶格群組1143。具體地，有關每一記憶格1142，可使用任一實施例9至11中所說明之記憶格。記憶格群組1143中所包括之每一記憶格1142經由切換元件1141而被供應高位準電源電位VDD。此外，記憶格群組1143中所包括之每一記憶格1142被供應信號IN之電位及低位準電源電位VSS。
在圖18B中，包括通道形成區域中氧化物半導體的電晶體用於切換元件1141，並藉由供應至其閘極電極之信號SigA而控制電晶體之切換。
請注意，圖18B描繪切換元件1141僅包括一電晶體之組態；然而，不侷限於此，切換元件1141可包括複數電晶體。若切換元件1141包括充當切換元件之複數電晶體，複數電晶體可相互並聯連接、串聯連接、或並聯連接及串聯連接組合。
儘管切換元件1141控制供應高位準電源電位VDD至圖18B中記憶格群組1143中所包括之每一記憶格1142，切換元件1141可控制低位準電源電位VSS之供應。
在圖18C中，描繪記憶體裝置之範例，其中記憶格群組1143中所包括之每一記憶格1142經由切換元件1141而被供應低位準電源電位VSS。可藉由切換元件1141控制低位準電源電位VSS供應至記憶格群組1143中所包括之每一記憶格1142。
當切換元件配置於供應電源電位VDD或電源電位VSS之記憶格群組與節點之間時，甚至若CPU作業暫時停止並停止供應電源電壓，資料可保持；因此，電力消耗可減少。具體地，例如，當個人電腦使用者未輸入資料至諸如鍵盤之輸入裝置時，CPU作業可停止，使得電力消耗可減少。
儘管提供CPU作為範例，電晶體亦可應用於諸如數位信號處理器(DSP)之LSI、客製LSI、或場可程控閘陣列(FPGA)。
本實施例可藉由與任一以上所說明之實施例適當組合而予實施。 (實施例13)
圖19A及19B中描繪包括實施例1至8中所例示之任一電晶體之顯示裝置之一模式。
圖19A為面板俯視圖。在面板中，電晶體750及液晶元件713藉由密封劑705而密封於第一基板701與第二基板706之間。圖19B為沿圖19A中虛線M-N之截面圖。
配置密封劑705以便環繞配置於第一基板701上之像素部702。第二基板706係配置於像素部702之上。因而，像素部702藉由第一基板701、密封劑705、及第二基板706而與液晶層708密封在一起。
此外，輸入端子720係配置於與藉由第一基板701上密封劑705環繞之區域不同的區域中，且彈性印刷電路(FPC)718a及718b連接至輸入端子720。FPC 718a電連接至分別配置於另一基板上之信號線驅動器電路703，及FPC 718b電連接至分別配置於另一基板上之掃描線驅動器電路704。供應至像素部702之各種信號及電位係從信號線驅動器電路703及掃描線驅動器電路704經由FPC 718a及FPC 718b而予供應。
請注意，對於分別配置於另一基板上之驅動器電路的連接方法並無特別限制，並可使用玻璃覆晶(COG)法、引線鍵合法、磁帶載體封裝(TCP)法、磁帶自動鍵合(TAB)法等。
有關配置於顯示裝置中之顯示元件，可使用液晶元件(亦稱為液晶顯示元件)。此外，可使用諸如電子墨水之顯示媒體，其對比係藉由電效應改變。
圖19A及19B中所描繪之顯示裝置包括電極715及佈線716。電極715及佈線716經由各向異性導電膜719而電連接至FPC 718a中所包括之端子。
電極715係使用與第一電極730相同導電膜而予形成。佈線716係使用與電晶體750之源極電極及汲極電極相同導電膜而予形成。
請注意，配置於像素部702中之電晶體750電連接至顯示元件以形成顯示面板。各種顯示元件可用作顯示元件，只要可執行顯示即可。
配置液晶顯示裝置中儲存電容器之尺寸係考量配置於像素部等中電晶體之洩漏電流而予設定，使得電荷可保持達預定時期。藉由使用如實施例1至8中所說明之包括氧化物半導體膜之電晶體作為電晶體750，足以提供具有每一像素之液晶容量的1/3或更少容量之儲存電容器，較佳地為1/5或更少容量。
在包括氧化物半導體膜並用於本實施例之電晶體中，可藉由熱處理減少氫濃度。因此，關閉狀態中電流(關閉狀態電流)可減少。因此，諸如影像信號之電信號可較長時期保持，且開啟狀態下可設定較長寫入間隔。因此，更新作業頻率可減少，此導致抑制電力消耗之效應。此外，甚至當未配置儲存電容器時，包括氧化物半導體膜之電晶體可保持供應至液晶元件之電位。
此外，如實施例1至8中所說明之包括氧化物半導體膜之電晶體可具有極高場效移動性，因而可以高速作業。因此，藉由將該電晶體用於液晶顯示裝置之像素部，可配置高品質影像。此外，由於該等電晶體可分別配置於一基板上之驅動器電路部及像素部中，液晶顯示裝置之組件數量可減少。
圖19A及19B中描繪使用液晶元件作為顯示元件之顯示裝置的模式。在圖19A及19B中，液晶元件713為包括第一電極730、第二電極731、及液晶層708之顯示元件。請注意，配置充當校準膜之絕緣膜732及絕緣膜733，使得液晶層708插於其間。第二電極731係配置於第二基板706側，第一電極730及第二電極731堆疊且液晶層708設於其間。
此外，間隔裝置735為以第二基板706上之絕緣膜形成之圓柱間隔裝置，以控制液晶層708之厚度(格隙)。另一方面，可使用球形間隔裝置。
若液晶元件用作顯示元件，熱致液晶、低分子液晶、高分子液晶、聚合物分散液晶、鐵電液晶、非鐵電液晶等可用於液晶層708。該等液晶材料依據狀況而展現膽固醇相位、近晶相位、立方相位、手徵向列相位、等方性相位等。
另一方面，展現不需校準膜之藍相的液晶可用於液晶層708。藍相為一種液晶相位，其出現於膽固醇相改變為等方性相位，同時膽固醇液晶之溫度增加之前不久。由於僅出現於窄的溫度範圍內，其中混合手性劑之液晶組成用於液晶層以改進溫度範圍。包括展現藍相之液晶及手性劑的液晶組成具有1 msec或更短之短暫回應時間，並具有光學各向同性，其造成不需校準程序且視角相依性小。此外，由於不需配置校準膜及不需研磨處理，可避免藉由研磨處理造成之靜電釋放損害，並可減少製造程序中液晶顯示裝置之缺點及損害。因而，可改進液晶顯示裝置之生產力。
液晶材料之特定電阻係數為1×10⁹ Ω．cm或更高，較佳地為1×10¹¹ Ω．cm或更高，進一步較佳地為1×10¹² Ω．cm或更高。本說明書中特定電阻係數之值係在20℃測量。
有關本實施例之液晶顯示裝置之作業模式，可使用扭轉向列(TN)模式、平面方向切換(IPS)模式、邊緣場切換(FFS)模式、軸對稱排列微型格(ASM)模式、光學補償雙折射(OCB)模式、鐵電液晶(FLC)模式、反鐵電液晶(AFLC)模式、垂直校準(VA)模式、多區域垂直排列(MVA)模式、超視覺(ASV)模式、圖像垂直調整(PVA)模式、橫向彎曲校準(TBA)模式等。
在液晶顯示裝置中，適當配置黑矩陣(阻光層)；諸如偏光構件、延遲構件、或防反射構件之光學構件(光學基板)等。例如，可藉由使用偏光基板及延遲基板而採用圓偏光。此外，背光、側光等可用作光源。
此外，基於使用複數發光二極體(LED)作為背光，可採用分時顯示法(場連續驅動法)。藉由採用場連續驅動法，可執行彩色顯示而不需使用濾色器。
有關像素部中顯示法，可採用循序法、交錯法等。此外，彩色顯示時像素中所控制之色彩元素不侷限於三色：R、G、及B(R、G、及B分別相應於紅色、綠色、及藍色)。例如，可使用R、G、B、及W(W相應於白色)，或R、G、B、及黃色、青綠色、紅紫色等之一或多項。此外，顯示區域之尺寸於各色彩元素點間可不同。然而，本發明之一實施例不侷限於用於彩色顯示之液晶顯示裝置，並可應用於單色顯示之液晶顯示裝置。
此處，將說明液晶顯示裝置之典型驅動法，顯示若干液晶作業模式作為範例。有關液晶顯示裝置中用於驅動液晶之方法，存在電壓垂直施加於基板之垂直電場法，及電壓平行施加於基板之水平電場法。
首先，圖20A及20B為截面示意圖，描繪TN模式液晶顯示裝置之像素結構。
包括顯示元件之層3100保持於第一基板3101與經配置以便相互面對之第二基板3102之間。第一偏光板3103係形成於第一基板3101側，及第二偏光板3104係形成於第二基板3102側。第一偏光板3103之吸收軸及第二偏光板3104之吸收軸係以跨尼科爾(Nicol)狀態配置。
儘管未描繪，背光等係配置於第二偏光板3104外部。第一電極3108係配置於第一基板3101上，及第二電極3109係配置於第二基板3102上。在背光的相對側之第一電極3108，即在檢視側，經形成而具有透光屬性。
若具有該等結構之液晶顯示裝置處於正常白模式，當電壓施加於第一電極3108與第二電極3109之間時(稱為垂直電場法)，如圖20A中所描繪，液晶分子3105係垂直校準。因而，光無法從背光通過第一偏光板3103，此導致黑顯示。
當無電壓施加於第一電極3108與第二電極3109之間時，如圖20B中所描繪，液晶分子3105經水平校準並於平面表面上扭轉。結果，光可從背光通過第一偏光板3103，此導致白顯示。此外，調整施加於第一電極3108與第二電極3109之間之電壓使可呈現灰階。以此方式顯示預定影像。
已知液晶材料可用於TN模式液晶顯示裝置。
圖20C及20D為截面示意圖，描繪VA模式液晶顯示裝置之像素結構。在VA模式中，當未施加電場時，液晶分子3105經校準而垂直於基板。
如同圖20A及20B，第一電極3108係配置於第一基板3101上及第二電極3109係配置於第二基板3102上。在背光的相對側之第一電極3108，即在檢視側，經形成而具有透光屬性。第一偏光板3103係形成於第一基板3101側，及第二偏光板3104係形成於第二基板3102側。第一偏光板3103之吸收軸及第二偏光板3104之吸收軸係以跨Nicol狀態配置。
在具有該等結構之液晶顯示裝置中，當電壓施加於第一電極3108與第二電極3109之間時(垂直電場法)，如圖20C中所描繪，液晶分子3105係水平校準。因而，光可從背光通過第一偏光板3103，此導致白顯示。
當無電壓施加於第一電極3108與第二電極3109之間時，如圖20D中所描繪，液晶分子3105係垂直校準。結果，來自背光之光藉由第二偏光板3104偏光，通過格而未受液晶分子3105之雙光折射影響。因而，來自背光之偏光無法通過第一偏光板3103，此導致黑顯示。此外，施加於第一電極3108與第二電極3109之間電壓的調整使得以顯示灰階。以此方式，顯示預定影像。
圖20E及20F為截面示意圖，描繪MVA模式液晶顯示裝置之像素結構。MVA模式為一像素劃分為複數部分之方法，且該些部分具有液晶分子3105之不同校準方向，並補償相互視角相依性。如圖20E中所描繪，在MVA模式中，其截面為三角形之凸起3158係配置於第一電極3108上，及其截面為三角形之凸起3159係配置於第二電極3109上用於控制校準。請注意，除了凸起以外，結構與VA模式之結構相同。
當電壓應用於第一電極3108與第二電極3109之間時(垂直電場法)，如圖20E中所描繪，液晶分子3105經校準使得液晶分子3105之長軸實質上垂直於凸起3158及3159之表面。因而，光可從背光通過第一偏光板3103，此導致白顯示。
當無電壓施加於第一電極3108與第二電極3109之間時，如圖20F中所描繪，液晶分子3105經水平校準。結果，光無法從背光通過第一偏光板3103，此導致黑顯示。此外，調整施加於第一電極3108與第二電極3109之間之電壓，使得以顯示灰階。以此方式，顯示預定影像。
圖23A及23B分別為MVA模式之另一範例的俯視圖及截面圖。在圖23A中，第二電極3109a、第二電極3109b、及第二電極3109c形成為狗腿形狀的彎曲圖案。如圖23B中所描繪，為校準膜之絕緣層3162係形成於第二電極3109a、3109b、及3109c之上。凸起3158係形成於第一電極3108上，以便與第二電極3109b重疊。為校準膜之絕緣層3163係形成於第一電極3108及凸起3158之上。
其次，圖21A及21B為截面示意圖，描繪OCB模式液晶顯示裝置之像素結構。在OCB模式中，液晶分子3105校準以便補償液晶層中視角相依性。此校準稱為彎曲校準。
如圖20A至20F，第一電極3108係配置於第一基板3101上，及第二電極3109係配置於第二基板3102上。在背光相對側之第一電極3108，即在檢視側，經形成而具有透光屬性。第一偏光板3103係形成於第一基板3101側，及第二偏光板3104係形成於第二基板3102側。第一偏光板3103之吸收軸及第二偏光板3104之吸收軸係以跨Nicol狀態配置。
在具有該等結構之液晶顯示裝置中，當某電壓施加於第一電極3108及第二電極3109時(垂直電場法)，如圖21A中所描繪，執行黑顯示。此時，液晶分子3105係垂直校準。因而，光無法從背光通過第一偏光板3103，此導致黑顯示。
當某電壓施加於第一電極3108與第二電極3109之間時，如圖21B中所描繪，液晶分子3105處於彎曲校準狀態。結果，光可從背光通過第一偏光板3103，此導致白顯示。此外，調整施加於第一電極3108與第二電極3109之間之電壓，使得以顯示灰階。以此方式，顯示預定影像。
在OCB模式中，藉由校準液晶層中液晶分子3105，可補償視角相依性。
圖21C及21D為截面示意圖，描繪FLC模式液晶顯示裝置及AFLC模式液晶顯示裝置之像素結構。
如圖20A至20F，第一電極3108係配置於第一基板3101上，及第二電極3109係配置於第二基板3102上。在背光相對側之第一電極3108，即在檢視側，經形成而具有透光屬性。第一偏光板3103係形成於第一基板3101側，及第二偏光板3104係形成於第二基板3102側。第一偏光板3103之吸收軸及第二偏光板3104之吸收軸係以跨Nicol狀態配置。
在具有該等結構之液晶顯示裝置中，當電壓施加於第一電極3108及第二電極3109時(垂直電場法)，液晶分子3105係以偏離研磨方向之方向水平校準。因而，光可從背光通過第一偏光板3103，此導致白顯示。
當無電壓施加於第一電極3108與第二電極3109之間時，如圖21D中所示，液晶分子3105係沿研磨方向水平校準。結果，光無法從背光通過第一偏光板3103，此導致黑顯示。此外，調整施加於第一電極3108與第二電極3109之間之電壓，使得以顯示灰階。以此方式，顯示預定影像。
已知液晶材料可用於FLC模式液晶顯示裝置及AFLC模式液晶顯示裝置。
圖22A及22B為截面示意圖，各描繪IPS模式之液晶顯示裝置的像素結構。在IPS模式中，液晶分子3105係於平面表面上關於基板而固定旋轉，並採用水平電場模式其中電極僅配置於一基板側。
IPS模式特徵在於液晶係藉由配置於一基板上之一對電極控制。即，一對電極3150及3151係配置於第二基板3102之上。該對電極3150及3151較佳地具有透光屬性。第一偏光板3103係形成於第一基板3101側及第二偏光板3104係形成於第二基板3102側。第一偏光板3103之吸收軸及第二偏光板3104之吸收軸係以跨Nicol狀態配置。
當電壓施加於具有該等結構之液晶顯示裝置之該對電極3150與3151之間時，如圖22A中所描繪，液晶分子3105沿偏離研磨方向之電力線校準。結果，光可從背光通過第一偏光板3103，並顯示白。
當無電壓施加於該對電極3150與3151之間時，如圖22B中所描繪，液晶分子3105係沿研磨方向水平校準。結果，光無法從背光通過第一偏光板3103，並顯示黑。此外，調整施加於該對電極3150與3151之間之電壓，使得以顯示灰階。以此方式，顯示預定影像。
圖24A至24C各描繪可用於IPS模式之該對電極3150及3151範例。如圖24A至24C之俯視圖所描繪，該對電極3150及3151係交替形成。在圖24A中，電極3150a及3151a具有起伏波形。在圖24B中，電極3150b及3151b各具有梳形且相互部分重疊。在圖24C中，電極3150c及3151c具有梳形，其中電極相互嚙合。
圖22C及22D為截面示意圖，各描繪FFS模式之液晶顯示裝置之像素結構。FFS模式亦為垂直電場類型，如同IPS模式，如圖22C及22D中所示，並具有電極3151係形成於電極3150之上且絕緣膜配置於其間的結構。
該對電極3150及3151較佳地具有透光屬性。第一偏光板3103係形成於第一基板3101側及第二偏光板3104係形成於第二基板3102側。第一偏光板3103之吸收軸及第二偏光板3104之吸收軸係以跨Nicol狀態配置。
當電壓施加於具有該等結構之液晶顯示裝置中該對電極3150與3151之間時，如圖22C中所描繪，液晶分子3105係沿偏離研磨方向之電力線校準。結果，光可從背光通過第一偏光板3103，此導致白顯示。
當無電壓施加於該對電極3150與3151之間時，如圖22D中所描繪，液晶分子3105係沿研磨方向而水平校準。結果，光無法從背光通過第一偏光板3103，並顯示黑。此外，調整施加於該對電極3150與3151之間之電壓，使得以顯示灰階。以此方式，顯示預定影像。
圖25A至25C各顯示可用於FFS模式之該對電極3150及3151範例。如圖25A至25C之俯視圖中所描繪，電極3151係以各種圖案形成於電極3150之上。在圖25A中，電極3150a上之電極3151a具有彎曲狗腿形狀。在圖25B中，電極3150b上之電極3151b具有梳形，其中電極相互嚙合。在圖25C中，電極3150c上之電極3151c具有梳形。
已知材料可用於IPS模式及FFS模式之液晶材料。另一方面，可使用展現藍相之液晶。
在圖19A及19B中，實施例1中所說明之基板101可適當用作第一基板701及第二基板706。另一方面，彈性基板可用作第一基板701及第二基板706。例如，可使用具有透光屬性之塑料基板等。有關塑料，可使用增加玻璃纖維塑料(FRP)板、聚氟乙烯(PVF)膜、聚酯纖維膜、或丙烯酸樹脂膜。此外，可使用具一結構之薄片，其中鋁箔夾於PVF膜或聚酯纖維膜之間。
液晶顯示裝置藉由透射來自光源或顯示元件之光而執行顯示。因此，諸如配置用於像素部之透光絕緣膜及導電膜的基板及薄膜，具有關於可見光波長範圍內之光的透光屬性。
用於將電壓施加於顯示元件之第一電極及第二電極(每一亦稱為像素電極、共同電極、相對電極等)可具有透光屬性，或反射光屬性，取決於提取光之方向、電極配置之位置、及電極圖案結構。
第一電極730及第二電極731可使用透光導電材料予以形成，諸如包括氧化鎢之氧化銦、包括氧化鎢之氧化銦鋅、包括氧化鈦之氧化銦、包括氧化鈦之氧化銦錫、氧化銦錫(亦稱為ITO)、氧化銦鋅、或添加氧化矽之氧化銦錫。另一方面，可使用一至十石墨烯薄片形成之材料。
可使用包括導電宏分子(亦稱為導電聚合物)之導電成分形成第一電極730及第二電極731。有關導電宏分子，可使用共軛導電宏分子之所謂π電子。例如，可提供聚苯胺或其衍生物、聚吡咯或其衍生物、聚噻吩或其衍生物、及苯胺、吡咯、及噻吩或其衍生物之二或更多項之共聚物。
若為反射式液晶顯示裝置，可以選自諸如鎢(W)、鉬(Mo)、鋯(Zr)、鉿(Hf)、釩(V)、鈮(Nb)、鉭(Ta)、鉻(Cr)、鈷(Co)、鎳(Ni)、鈦(Ti)、鉑(Pt)、鋁(Al)、銅(Cu)、及銀(Ag)之金屬；該些金屬之合金；及該些金屬之氮化物之一或多項材料，形成第一電極730及第二電極731之一。
此外，由於電晶體易於藉由靜電等而破裂，較佳地配置保護電路。保護電路較佳地係使用非線性元件形成。此處，將參照圖26A及26B說明可用於本實施例之顯示裝置的保護電路模式。
保護電路997包括電晶體970a及970b，其為n通道電晶體。每一電晶體970a及970b之閘極端子連接至每一汲極端子而具有類似二極體之特性。任一實施例1至8中所揭露之電晶體可用作電晶體970a及970b。
電晶體970a之第一端子(閘極)及第三端子(汲極)連接至第一佈線945，及電晶體970a之第二端子(源極)連接至第二佈線960。電晶體970b之第一端子(閘極)及第三端子(汲極)連接至第二佈線960，及電晶體970b之第二端子(源極)連接至第一佈線945。即，圖26A中所描繪之保護電路包括二電晶體，其整流方向彼此相對，且各連接第一佈線945及第二佈線960。換言之，於第一佈線945與第二佈線960之間，保護電路包括整流方向從第一佈線945至第二佈線960之電晶體，及整流方向從第二佈線960至第一佈線945之電晶體。
在以上保護電路中，當第二佈線960因靜電等而正向或負向充電時，電流以電荷抵銷之方向流動。例如，當第二佈線960正向充電時，電流以正電荷釋放至第一佈線945之方向充電。由於此作業，可避免連接至充電之第二佈線960的電路或元件靜電崩潰或故障。在充電之第二佈線960及另一佈線交叉且絕緣層插於其間之結構中，此作業可進一步避免絕緣層之介電崩潰。
請注意，保護電路不侷限於以上結構。例如可採用一結構，其中複數電晶體其整流方向係從第一佈線945至第二佈線960，及複數電晶體其整流方向係從第二佈線960至第一佈線945，彼此相連。此外，保護電路可使用奇數電晶體組配。
圖26A中所示保護電路作為範例，可應用於各種使用。例如，第一佈線945用作顯示裝置之共同佈線，第二佈線960用作複數信號線之一，及保護電路可配置於其間。連接至配置保護電路之信號線的像素電晶體受保護免於故障，諸如因充電之佈線、閾值電壓偏移等之靜電崩潰。
請注意，保護電路不僅可應用至液晶顯示裝置中其他電路，亦可應用至其他實施例中所說明之半導體裝置。
其次，將說明一模式，其中保護電路997係形成於基板之上。圖26B中描繪保護電路997之俯視圖範例。此處，將使用實施例1中所說明之電晶體進行說明。請注意，為求簡化而未顯示電晶體之若干組件(例如，保護膜、閘極絕緣膜、及絕緣膜)。
電晶體970a包括閘極電極911a，及閘極電極911a連接至第一佈線945。電晶體970a之源極電極連接至第二佈線960，及其汲極電極經由第一電極915a而連接至第一佈線945。此外，電晶體970a包括半導體膜913，其與源極電極與汲極電極之間之閘極電極911a重疊。
電晶體970b包括閘極電極911b。閘極電極911b經由接觸孔925b而連接至第二佈線960。電晶體970b之汲極電極連接至第二佈線960。電晶體970b之源極電極經由第一電極915a及接觸孔925a而連接至第一佈線945。此外，電晶體970b包括半導體膜914，其與源極電極與汲極電極之間之閘極電極911b重疊。
如以上說明，藉由應用於實施例1至8中例示之任一電晶體至保護電路中電晶體，可提供高度可靠液晶顯示裝置。請注意，於實施例1至8中例示之電晶體不僅可應用至具有以上所說明之顯示功能的半導體裝置，亦可應用至具有各種功能之半導體裝置，諸如具有讀取目標資訊之影像感測器功能的半導體裝置。
在本實施例中，儘管已說明液晶元件用作顯示元件之液晶顯示裝置作為顯示裝置之模式；然而，本發明不侷限於此。例如，顯示裝置之模式可為藉由使用發光元件作為顯示元件之發光顯示裝置。此外，顯示裝置之模式可為藉由使用電泳顯示元件作為顯示元件之電泳顯示裝置。
本實施例可與任何其他實施例自由組合。
本申請案係依據2011年1月12日向日本專利處提出申請之序號2011-004423日本專利申請案，其整個內容係以提及方式併入本文。
101、1190‧‧‧基板
102、106、191、206‧‧‧氧化物絕緣膜
103、104、105、120、131、163、192、193、197、205、220‧‧‧氧化物半導體膜
107、150、165、195、207‧‧‧保護膜
109、161、167、209、715、3150、3150a-c、3151、3151a-c‧‧‧電極
111、169、211‧‧‧閘極絕緣膜
113、151、171、213、911a、911b‧‧‧閘極電極
115、117、177、179、215、217‧‧‧區域
119、121、123、175、181、183、219、221、223‧‧‧氧化物半導體區域
125、145、153、173、225、732、733、3162、3163‧‧‧絕緣膜
141、143‧‧‧開口
147‧‧‧導電膜
155、716‧‧‧佈線
701、3101‧‧‧第一基板
702‧‧‧像素部
703‧‧‧信號線驅動器電路
704‧‧‧掃描線驅動器電路
705‧‧‧密封劑
706、3102‧‧‧第二基板
708‧‧‧液晶層
713‧‧‧液晶元件
718a、718b‧‧‧彈性印刷電路
719‧‧‧各向異性導電膜
720‧‧‧輸入端子
730、915a、3108‧‧‧第一電極
731、3109、3109a-c‧‧‧第二電極
735‧‧‧間隔裝置
750、970a、970b、1160、1161、1162、1163、1164、1171、1172、1182、1131‧‧‧電晶體
913、914‧‧‧半導體膜
925a、925b‧‧‧接觸孔
945‧‧‧第一佈線
960‧‧‧第二佈線
997‧‧‧保護電路
1100、1170、1180、1130、1142、1150‧‧‧記憶格
1110、1120、1140‧‧‧記憶格陣列
1111、1113‧‧‧驅動器電路
1112‧‧‧讀取電路
1132、1173‧‧‧電容器
1141‧‧‧切換元件
1143‧‧‧記憶格群組
1151‧‧‧第一電晶體
1152‧‧‧第二電晶體
1153‧‧‧第三電晶體
1154‧‧‧第四電晶體
1155‧‧‧第五電晶體
1156‧‧‧第六電晶體
1189‧‧‧ROM介面
1191‧‧‧算術邏輯單元
1192‧‧‧算術邏輯單元控制器
1193‧‧‧指令解碼器
1194‧‧‧中斷控制器
1195‧‧‧時序控制器
1196‧‧‧暫存器
1197‧‧‧暫存器控制器
1198‧‧‧匯流排介面
1199‧‧‧可重寫ROM
3100‧‧‧層
3103‧‧‧第一偏光板
3104‧‧‧第二偏光板
3105‧‧‧液晶分子
3158、3159‧‧‧凸起
在附圖中：圖1A為俯視圖，描繪根據本發明之實施例之半導體裝置，及圖1B至1D為其截面圖；圖2A至2E為截面圖，描繪根據本發明之實施例之半導體裝置之製造方法；圖3A至3C為截面圖，描繪根據本發明之實施例之半導體裝置之製造方法；圖4A至4D為截面圖，描繪根據本發明之實施例之半導體裝置之製造方法；圖5A至5C為截面圖，描繪根據本發明之實施例之半導體裝置之製造方法；圖6為俯視圖，描繪根據本發明之實施例之半導體裝置之製造方法；圖7A為俯視圖，描繪根據本發明之實施例之半導體裝置，及圖7B為其截面圖；圖8A至8C為截面圖，描繪根據本發明之實施例之半導體裝置之製造方法；圖9A為俯視圖，描繪根據本發明之實施例之半導體裝置之製造方法，及圖9B及9C為其截面圖；圖10A至10D為截面圖，描繪根據本發明之實施例之半導體裝置之製造方法；圖11A至11D為截面圖，描繪根據本發明之實施例之半導體裝置之製造方法；圖12為截面圖，描繪根據本發明之實施例之半導體裝置及其製造方法；圖13A至13D為截面圖，描繪根據本發明之實施例之半導體裝置之製造方法；圖14A及14B為電路圖，描繪根據本發明之實施例之半導體裝置；圖15為電路圖，描繪根據本發明之實施例之半導體裝置；圖16A及16B為電路圖，各描繪根據本發明之實施例之半導體裝置；圖17A及17B為電路圖，各描繪根據本發明之實施例之半導體裝置；圖18A為方塊圖，描繪半導體裝置，其為CPU之特定範例，及圖18B及18C為電路圖，各描繪其一部分；圖19A為俯視圖，描繪包括根據本發明之實施例之半導體裝置的顯示裝置，及圖19B為其截面圖；圖20A至20F為截面圖，描繪液晶之作業模式；圖21A至21D為截面圖，描繪液晶之作業模式；圖22A至22D為截面圖，描繪液晶之作業模式；圖23A及23B為俯視圖及截面圖，描繪液晶之作業模式；圖24A至24C為俯視圖，各描繪像素電極之結構；圖25A至25C為俯視圖，各描繪像素電極之結構；圖26A為電路圖，描繪保護電路之模式，及圖26B為其俯視圖；圖27說明用於計算之模型；以及圖28A至28C說明用於計算之模型。
101‧‧‧基板
102‧‧‧氧化物絕緣膜
120‧‧‧氧化物半導體膜
107‧‧‧保護膜
109‧‧‧電極
111‧‧‧閘極絕緣膜
113‧‧‧閘極電極
115、117‧‧‧區域
119、121、123‧‧‧氧化物半導體區域
125‧‧‧絕緣膜

权利要求:
Claims (37)
[1] 一種半導體裝置之製造方法，包含以下步驟：於基板上形成第一氧化物絕緣膜；於該第一氧化物絕緣膜上形成氧化物半導體膜；針對該氧化物半導體膜執行熱處理；選擇性蝕刻該氧化物半導體膜以具有該氧化物半導體膜之端部，其中，該氧化物半導體膜之該端部包含該氧化物半導體膜之側面及頂面；於該氧化物半導體膜上形成第二氧化物絕緣膜；選擇性蝕刻該第二氧化物絕緣膜，藉此形成覆蓋該氧化物半導體膜之該端部的保護膜；形成與該保護膜及該氧化物半導體膜直接接觸之一對佈線；形成與該氧化物半導體膜之該頂面直接接觸之閘極絕緣膜；以及形成閘極電極，與該閘極絕緣膜上之該氧化物半導體膜重疊。
[2] 如申請專利範圍第1項之半導體裝置之製造方法，進一步包含以下步驟：在形成該閘極電極之後，添加摻質至該氧化物半導體膜，使得形成：第一氧化物半導體區域與該閘極電極重疊；一對第二氧化物半導體區域，該第一氧化物半導體區域夾於其間；及一對第三氧化物半導體區域，其與該一對佈線重疊，且該一對第二氧化物半導體區域夾於其間。
[3] 如申請專利範圍第2項之半導體裝置之製造方法，其中，該一對第二氧化物半導體區域為包含該摻質之區域，以及其中，該摻質為氮、磷、砷、氫、氦、氖、氬、氪、及氙之至少一項。
[4] 如申請專利範圍第1項之半導體裝置之製造方法，其中，形成氧化物絕緣膜作為該第一氧化物絕緣膜及該第二氧化物絕緣膜，並藉由熱處理而由此釋放部分氧。
[5] 如申請專利範圍第1項之半導體裝置之製造方法，其中，形成包含超出化學計量比例之氧比例的氧化物絕緣膜，作為該第一氧化物絕緣膜及該第二氧化物絕緣膜。
[6] 如申請專利範圍第1項之半導體裝置之製造方法，其中，該熱處理係以高於或等於150℃及低於該基板之應變點的溫度執行。
[7] 如申請專利範圍第1項之半導體裝置之製造方法，其中，該氧化物半導體膜包括選自In、Ga、Sn、及Zn之至少一元素。
[8] 如申請專利範圍第1項之半導體裝置之製造方法，其中，該熱處理係以氫從該氧化物半導體膜釋放且該第一氧化物絕緣膜中所包含之氧擴散進入該氧化物半導體膜的溫度執行。
[9] 如申請專利範圍第1項之半導體裝置之製造方法，其中，該熱處理係以氫從該氧化物半導體膜釋放且該第一氧化物絕緣膜及該第二氧化物絕緣膜中所包含之氧擴散進入該氧化物半導體膜的溫度執行。
[10] 一種半導體裝置之製造方法，包含以下步驟：於基板上形成第一氧化物絕緣膜；於該第一氧化物絕緣膜上形成氧化物半導體膜；針對該氧化物半導體膜執行熱處理；選擇性蝕刻該氧化物半導體膜以具有該氧化物半導體膜之端部；於該氧化物半導體膜上形成第二氧化物絕緣膜；選擇性蝕刻該第二氧化物絕緣膜，藉此形成覆蓋該氧化物半導體膜之該端部的保護膜，其中，該氧化物半導體膜之該端部包含該氧化物半導體膜之側面及頂面；形成與該保護膜及該氧化物半導體膜直接接觸之一對佈線；形成與該氧化物半導體膜之該頂面直接接觸之閘極絕緣膜；以及形成閘極電極，與該閘極絕緣膜上之該氧化物半導體膜重疊，其中，選擇性蝕刻該氧化物半導體膜之步驟係在執行熱處理之步驟之後執行。
[11] 如申請專利範圍第10項之半導體裝置之製造方法，進一步包含以下步驟：在形成該閘極電極之後，添加摻質至該氧化物半導體膜，使得形成：第一氧化物半導體區域與該閘極電極重疊；一對第二氧化物半導體區域，該第一氧化物半導體區域夾於其間；及一對第三氧化物半導體區域，其與該一對佈線重疊，且該一對第二氧化物半導體區域夾於其間。
[12] 如申請專利範圍第11項之半導體裝置之製造方法，其中，該一對第二氧化物半導體區域為包含該摻質之區域，以及其中，該摻質為氮、磷、砷、氫、氦、氖、氬、氪、及氙之至少一項。
[13] 如申請專利範圍第10項之半導體裝置之製造方法，其中，形成氧化物絕緣膜作為該第一氧化物絕緣膜及該第二氧化物絕緣膜，並藉由熱處理而由此釋放部分氧。
[14] 如申請專利範圍第10項之半導體裝置之製造方法，其中，形成包含超出化學計量比例之氧比例的氧化物絕緣膜，作為該第一氧化物絕緣膜及該第二氧化物絕緣膜。
[15] 如申請專利範圍第10項之半導體裝置之製造方法，其中，該熱處理係以高於或等於150℃及低於該基板之應變點的溫度執行。
[16] 如申請專利範圍第10項之半導體裝置之製造方法，其中，該氧化物半導體膜包括選自In、Ga、Sn、及Zn之至少一元素。
[17] 如申請專利範圍第10項之半導體裝置之製造方法，其中，該熱處理係以氫從該氧化物半導體膜釋放且該第一氧化物絕緣膜中所包含之氧擴散進入該氧化物半導體膜的溫度執行。
[18] 如申請專利範圍第10項之半導體裝置之製造方法，進一步包含以下步驟：於形成該保護膜之前，選擇性蝕刻該第二氧化物絕緣膜，藉此形成具有一對開口之第三氧化物絕緣膜，其中，該一對佈線經形成而直接接觸具有該一對開口之該第三氧化物絕緣膜及該氧化物半導體膜。
[19] 一種半導體裝置之製造方法，包含以下步驟：於基板上形成第一氧化物絕緣膜；於該第一氧化物絕緣膜上形成氧化物半導體膜；針對該氧化物半導體膜執行熱處理；選擇性蝕刻該氧化物半導體膜以具有該氧化物半導體膜之端部；於該氧化物半導體膜上形成第二氧化物絕緣膜；選擇性蝕刻該第二氧化物絕緣膜，藉此形成覆蓋該氧化物半導體膜之該端部的保護膜，其中，該氧化物半導體膜之該端部包含該氧化物半導體膜之側面及頂面；形成與該保護膜及該氧化物半導體膜直接接觸之一對佈線；形成與該氧化物半導體膜之該頂面直接接觸之閘極絕緣膜；以及形成閘極電極，與該閘極絕緣膜上之該氧化物半導體膜重疊，其中，執行熱處理之步驟係在選擇性蝕刻該氧化物半導體膜之步驟之後執行。
[20] 如申請專利範圍第19項之半導體裝置之製造方法，進一步包含以下步驟：在形成該閘極電極之後，添加摻質至該氧化物半導體膜，使得形成：第一氧化物半導體區域與該閘極電極重疊；一對第二氧化物半導體區域，該第一氧化物半導體區域夾於其間；及一對第三氧化物半導體區域，其與該一對佈線重疊，且該一對第二氧化物半導體區域夾於其間。
[21] 如申請專利範圍第20項之半導體裝置之製造方法，其中，該一對第二氧化物半導體區域為包含該摻質之區域，以及其中，該摻質為氮、磷、砷、氫、氦、氖、氬、氪、及氙之至少一項。
[22] 如申請專利範圍第19項之半導體裝置之製造方法，其中，形成氧化物絕緣膜作為該第一氧化物絕緣膜及該第二氧化物絕緣膜，並藉由熱處理而由此釋放部分氧。
[23] 如申請專利範圍第19項之半導體裝置之製造方法，其中，形成包含超出化學計量比例之氧比例的氧化物絕緣膜，作為該第一氧化物絕緣膜及該第二氧化物絕緣膜。
[24] 如申請專利範圍第19項之半導體裝置之製造方法，其中，該熱處理係以高於或等於150℃及低於該基板之應變點的溫度執行。
[25] 如申請專利範圍第19項之半導體裝置之製造方法，其中，該氧化物半導體膜包括選自In、Ga、Sn、及Zn之至少一元素。
[26] 如申請專利範圍第19項之半導體裝置之製造方法，其中，該熱處理係以氫從該氧化物半導體膜釋放且該第一氧化物絕緣膜及該第二氧化物絕緣膜中所包含之氧擴散進入該氧化物半導體膜的溫度執行。
[27] 如申請專利範圍第19項之半導體裝置之製造方法，進一步包含以下步驟：於形成該保護膜之前，選擇性蝕刻該第二氧化物絕緣膜，藉此形成具有一對開口之第三氧化物絕緣膜，其中，該一對佈線經形成而直接接觸具有該一對開口之該第三氧化物絕緣膜及該氧化物半導體膜。
[28] 一種半導體裝置，包含：氧化物絕緣膜上之氧化物半導體膜；覆蓋該氧化物半導體膜之端部的保護膜，其中，該氧化物半導體膜之該端部包含該氧化物半導體膜之側面及頂面；一對佈線，直接接觸該保護膜及該氧化物半導體膜；閘極絕緣膜，直接接觸該氧化物半導體膜之該頂面；以及閘極電極，與該氧化物半導體膜重疊，且該閘極絕緣膜插於其間。
[29] 如申請專利範圍第28項之半導體裝置，其中，該氧化物半導體膜為包括c軸校準結晶區域之非單晶膜。
[30] 如申請專利範圍第28項之半導體裝置，其中，該氧化物半導體膜包括：第一氧化物半導體區域，與該閘極電極重疊；一對第二氧化物半導體區域，該第一氧化物半導體區域夾於其間；及一對第三氧化物半導體區域，其與該一對佈線重疊，且該一對第二氧化物半導體區域夾於其間。
[31] 如申請專利範圍第30項之半導體裝置，其中，該第一氧化物半導體區域為通道區域，其中，該一對第二氧化物半導體區域為電場鬆弛區域，以及其中，該一對第三氧化物半導體區域為源極及汲極區域。
[32] 如申請專利範圍第30項之半導體裝置，其中，該對第二氧化物半導體區域包括選自氮、磷、及砷之至少一元素，且濃度高於或等於5×10¹⁸原子/cm³及低於或等於1×10²²原子/cm³。
[33] 如申請專利範圍第30項之半導體裝置，其中，該對第二氧化物半導體區域包括選自氫、氦、氖、氬、氪、及氙之至少一項摻質，且濃度高於或等於5×10¹⁸原子/cm³及低於或等於1×10²²原子/cm³。
[34] 如申請專利範圍第28項之半導體裝置，其中，該氧化物半導體膜包括選自In、Ga、Sn、及Zn之至少一元素。
[35] 如申請專利範圍第28項之半導體裝置，其中，該氧化物絕緣膜為氧化物絕緣膜，並藉由熱處理而由此釋放部分氧。
[36] 如申請專利範圍第28項之半導體裝置，其中，該氧化物絕緣膜為包含超出化學計量比例之氧比例的氧化物絕緣膜。
[37] 如申請專利範圍第28項之半導體裝置，其中，該對佈線之一直接接觸該氧化物半導體膜之底面，及該對佈線之另一者直接接觸該氧化物半導體膜之該頂面。

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引用文献:

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US10043660B2|2016-05-20|2018-08-07|Semiconductor Energy Laboratory Co., Ltd.|Semiconductor device or display device including the same|

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JPH0244259B2|1987-02-24|1990-10-03|Kagaku Gijutsucho Mukizaishitsu Kenkyushocho||

US5559344A|1992-01-31|1996-09-24|Hitachi, Ltd.|Thin-film semiconductor element, thin-film semiconductor device and methods of fabricating the same|

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JP2002289859A|2001-03-23|2002-10-04|Minolta Co Ltd|薄膜トランジスタ|

JP4869509B2|2001-07-17|2012-02-08|株式会社半導体エネルギー研究所|半導体装置の作製方法|

JP4090716B2|2001-09-10|2008-05-28|雅司川崎|薄膜トランジスタおよびマトリクス表示装置|

JP3925839B2|2001-09-10|2007-06-06|シャープ株式会社|半導体記憶装置およびその試験方法|

JP3600229B2|2001-10-31|2004-12-15|株式会社半導体エネルギー研究所|電界効果型トランジスタの製造方法|

WO2003040441A1|2001-11-05|2003-05-15|Japan Science And Technology Agency|Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film|

JP4083486B2|2002-02-21|2008-04-30|独立行政法人科学技術振興機構|ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法|

JP4209619B2|2002-02-28|2009-01-14|株式会社半導体エネルギー研究所|半導体装置の作製方法|

CN1445821A|2002-03-15|2003-10-01|三洋电机株式会社|ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法|

JP3933591B2|2002-03-26|2007-06-20|淳二城戸|有機エレクトロルミネッセント素子|

US7339187B2|2002-05-21|2008-03-04|State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University|Transistor structures|

JP2004022625A|2002-06-13|2004-01-22|Murata Mfg Co Ltd|半導体デバイス及び該半導体デバイスの製造方法|

US7105868B2|2002-06-24|2006-09-12|Cermet, Inc.|High-electron mobility transistor with zinc oxide|

JP4164562B2|2002-09-11|2008-10-15|独立行政法人科学技術振興機構|ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ|

AU2003264480A1|2002-09-19|2004-04-08|Sharp Kabushiki Kaisha|Variable resistance functional body and its manufacturing method|

US7067843B2|2002-10-11|2006-06-27|E. I. Du Pont De Nemours And Company|Transparent oxide semiconductor thin film transistors|

KR100528326B1|2002-12-31|2005-11-15|삼성전자주식회사|가요성 기판 상에 보호캡을 구비하는 박막 반도체 소자 및 이를 이용하는 전자장치 및 그 제조방법|

JP4166105B2|2003-03-06|2008-10-15|シャープ株式会社|半導体装置およびその製造方法|

JP2004273732A|2003-03-07|2004-09-30|Sharp Corp|アクティブマトリクス基板およびその製造方法|

JP4108633B2|2003-06-20|2008-06-25|シャープ株式会社|薄膜トランジスタおよびその製造方法ならびに電子デバイス|

US7262463B2|2003-07-25|2007-08-28|Hewlett-Packard Development Company, L.P.|Transistor including a deposited channel region having a doped portion|

JP2005079283A|2003-08-29|2005-03-24|Seiko Epson Corp|薄膜半導体装置及びその製造方法、電気光学装置、並びに電子機器|

JP4451270B2|2003-10-28|2010-04-14|株式会社半導体エネルギー研究所|半導体装置の作製方法|

KR100611152B1|2003-11-27|2006-08-09|삼성에스디아이 주식회사|평판표시장치|

US7145174B2|2004-03-12|2006-12-05|Hewlett-Packard Development Company, Lp.|Semiconductor device|

EP2413366B1|2004-03-12|2017-01-11|Japan Science And Technology Agency|A switching element of LCDs or organic EL displays|

US7297977B2|2004-03-12|2007-11-20|Hewlett-Packard Development Company, L.P.|Semiconductor device|

US7282782B2|2004-03-12|2007-10-16|Hewlett-Packard Development Company, L.P.|Combined binary oxide semiconductor device|

US7211825B2|2004-06-14|2007-05-01|Yi-Chi Shih|Indium oxide-based thin film transistors and circuits|

KR100600878B1|2004-06-29|2006-07-14|삼성에스디아이 주식회사|박막트랜지스터 및 그 제조방법|

JP2006100760A|2004-09-02|2006-04-13|Casio Comput Co Ltd|薄膜トランジスタおよびその製造方法|

US7285501B2|2004-09-17|2007-10-23|Hewlett-Packard Development Company, L.P.|Method of forming a solution processed device|

US7298084B2|2004-11-02|2007-11-20|3M Innovative Properties Company|Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes|

US7453065B2|2004-11-10|2008-11-18|Canon Kabushiki Kaisha|Sensor and image pickup device|

US7791072B2|2004-11-10|2010-09-07|Canon Kabushiki Kaisha|Display|

US7829444B2|2004-11-10|2010-11-09|Canon Kabushiki Kaisha|Field effect transistor manufacturing method|

AU2005302963B2|2004-11-10|2009-07-02|Cannon Kabushiki Kaisha|Light-emitting device|

WO2006051995A1|2004-11-10|2006-05-18|Canon Kabushiki Kaisha|Field effect transistor employing an amorphous oxide|

US7863611B2|2004-11-10|2011-01-04|Canon Kabushiki Kaisha|Integrated circuits utilizing amorphous oxides|

US7601984B2|2004-11-10|2009-10-13|Canon Kabushiki Kaisha|Field effect transistor with amorphous oxide active layer containing microcrystals and gate electrode opposed to active layer through gate insulator|

US7579224B2|2005-01-21|2009-08-25|Semiconductor Energy Laboratory Co., Ltd.|Method for manufacturing a thin film semiconductor device|

US7858451B2|2005-02-03|2010-12-28|Semiconductor Energy Laboratory Co., Ltd.|Electronic device, semiconductor device and manufacturing method thereof|

US7948171B2|2005-02-18|2011-05-24|Semiconductor Energy Laboratory Co., Ltd.|Light emitting device|

US20060197092A1|2005-03-03|2006-09-07|Randy Hoffman|System and method for forming conductive material on a substrate|

US8681077B2|2005-03-18|2014-03-25|Semiconductor Energy Laboratory Co., Ltd.|Semiconductor device, and display device, driving method and electronic apparatus thereof|

US7544967B2|2005-03-28|2009-06-09|Massachusetts Institute Of Technology|Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications|

US7645478B2|2005-03-31|2010-01-12|3M Innovative Properties Company|Methods of making displays|

US8300031B2|2005-04-20|2012-10-30|Semiconductor Energy Laboratory Co., Ltd.|Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element|

JP2006344849A|2005-06-10|2006-12-21|Casio Comput Co Ltd|薄膜トランジスタ|

US7402506B2|2005-06-16|2008-07-22|Eastman Kodak Company|Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby|

US7691666B2|2005-06-16|2010-04-06|Eastman Kodak Company|Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby|

US7507618B2|2005-06-27|2009-03-24|3M Innovative Properties Company|Method for making electronic devices using metal oxide nanoparticles|

JP4316558B2|2005-06-28|2009-08-19|三星モバイルディスプレイ株式會社|有機発光表示装置|

KR100711890B1|2005-07-28|2007-04-25|삼성에스디아이 주식회사|유기 발광표시장치 및 그의 제조방법|

JP2007059128A|2005-08-23|2007-03-08|Canon Inc|有機ｅｌ表示装置およびその製造方法|

JP5116225B2|2005-09-06|2013-01-09|キヤノン株式会社|酸化物半導体デバイスの製造方法|

JP4850457B2|2005-09-06|2012-01-11|キヤノン株式会社|薄膜トランジスタ及び薄膜ダイオード|

JP2007073705A|2005-09-06|2007-03-22|Canon Inc|酸化物半導体チャネル薄膜トランジスタおよびその製造方法|

JP4280736B2|2005-09-06|2009-06-17|キヤノン株式会社|半導体素子|

JP5078246B2|2005-09-29|2012-11-21|株式会社半導体エネルギー研究所|半導体装置、及び半導体装置の作製方法|

JP5064747B2|2005-09-29|2012-10-31|株式会社半導体エネルギー研究所|半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法|

EP1995787A3|2005-09-29|2012-01-18|Semiconductor Energy Laboratory Co, Ltd.|Semiconductor device having oxide semiconductor layer and manufacturing method therof|

JP5037808B2|2005-10-20|2012-10-03|キヤノン株式会社|アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置|

CN101707212B|2005-11-15|2012-07-11|株式会社半导体能源研究所|半导体器件及其制造方法|

US7867636B2|2006-01-11|2011-01-11|Murata Manufacturing Co., Ltd.|Transparent conductive film and method for manufacturing the same|

JP4977478B2|2006-01-21|2012-07-18|三星電子株式会社|ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法|

US7576394B2|2006-02-02|2009-08-18|Kochi Industrial Promotion Center|Thin film transistor including low resistance conductive thin films and manufacturing method thereof|

JP5015470B2|2006-02-15|2012-08-29|財団法人高知県産業振興センター|薄膜トランジスタ及びその製法|

JP5015473B2|2006-02-15|2012-08-29|財団法人高知県産業振興センター|薄膜トランジスタアレイ及びその製法|

US7977169B2|2006-02-15|2011-07-12|Kochi Industrial Promotion Center|Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof|

KR101169058B1|2006-03-10|2012-07-26|엘지디스플레이 주식회사|박막 트랜지스터 및 그 제조방법|

JP5110803B2|2006-03-17|2012-12-26|キヤノン株式会社|酸化物膜をチャネルに用いた電界効果型トランジスタ及びその製造方法|

KR20070101595A|2006-04-11|2007-10-17|삼성전자주식회사|ＺｎＯＴＦＴ|

JP2007287451A|2006-04-14|2007-11-01|Kochi Univ Of Technology|イオンをドーピングする装置、イオンをドーピングする方法、半導体装置の製法及び薄膜トランジスタの製法|

JP5128172B2|2006-04-28|2013-01-23|株式会社半導体エネルギー研究所|半導体装置の作製方法|

EP1850374A3|2006-04-28|2007-11-21|Semiconductor Energy Laboratory Co., Ltd.|Semiconductor device and manufacturing method thereof|

JP5285235B2|2006-04-28|2013-09-11|株式会社半導体エネルギー研究所|半導体装置|

US20070252928A1|2006-04-28|2007-11-01|Toppan Printing Co., Ltd.|Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof|

CN101356652B|2006-06-02|2012-04-18|日本财团法人高知县产业振兴中心|包括由氧化锌构成的氧化物半导体薄膜层的半导体器件及其制造方法|

US20070287221A1|2006-06-12|2007-12-13|Xerox Corporation|Fabrication process for crystalline zinc oxide semiconductor layer|

JP5028033B2|2006-06-13|2012-09-19|キヤノン株式会社|酸化物半導体膜のドライエッチング方法|

JP4609797B2|2006-08-09|2011-01-12|Ｎｅｃ液晶テクノロジー株式会社|薄膜デバイス及びその製造方法|

JP4999400B2|2006-08-09|2012-08-15|キヤノン株式会社|酸化物半導体膜のドライエッチング方法|

KR100796609B1|2006-08-17|2008-01-22|삼성에스디아이 주식회사|Ｃｍｏｓ 박막 트랜지스터의 제조방법|

JP4332545B2|2006-09-15|2009-09-16|キヤノン株式会社|電界効果型トランジスタ及びその製造方法|

JP4274219B2|2006-09-27|2009-06-03|セイコーエプソン株式会社|電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置|

JP5164357B2|2006-09-27|2013-03-21|キヤノン株式会社|半導体装置及び半導体装置の製造方法|

US7622371B2|2006-10-10|2009-11-24|Hewlett-Packard Development Company, L.P.|Fused nanocrystal thin film semiconductor and method|

US7772021B2|2006-11-29|2010-08-10|Samsung Electronics Co., Ltd.|Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays|

JP2008140684A|2006-12-04|2008-06-19|Toppan Printing Co Ltd|カラーｅｌディスプレイおよびその製造方法|

US8143115B2|2006-12-05|2012-03-27|Canon Kabushiki Kaisha|Method for manufacturing thin film transistor using oxide semiconductor and display apparatus|

WO2008069255A1|2006-12-05|2008-06-12|Canon Kabushiki Kaisha|Method for manufacturing thin film transistor using oxide semiconductor and display apparatus|

JP5305630B2|2006-12-05|2013-10-02|キヤノン株式会社|ボトムゲート型薄膜トランジスタの製造方法及び表示装置の製造方法|

KR101303578B1|2007-01-05|2013-09-09|삼성전자주식회사|박막 식각 방법|

US8207063B2|2007-01-26|2012-06-26|Eastman Kodak Company|Process for atomic layer deposition|

KR101312259B1|2007-02-09|2013-09-25|삼성전자주식회사|박막 트랜지스터 및 그 제조방법|

US8581260B2|2007-02-22|2013-11-12|Semiconductor Energy Laboratory Co., Ltd.|Semiconductor device including a memory|

KR100851215B1|2007-03-14|2008-08-07|삼성에스디아이 주식회사|박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치|

US8158974B2|2007-03-23|2012-04-17|Idemitsu Kosan Co., Ltd.|Semiconductor device, polycrystalline semiconductor thin film, process for producing polycrystalline semiconductor thin film, field effect transistor, and process for producing field effect transistor|

JP5512930B2|2007-03-26|2014-06-04|株式会社半導体エネルギー研究所|半導体装置の作製方法|

US8530891B2|2007-04-05|2013-09-10|Idemitsu Kosan Co., Ltd|Field-effect transistor, and process for producing field-effect transistor|

JP5197058B2|2007-04-09|2013-05-15|キヤノン株式会社|発光装置とその作製方法|

US7795613B2|2007-04-17|2010-09-14|Toppan Printing Co., Ltd.|Structure with transistor|

US20080258423A1|2007-04-18|2008-10-23|Yuan-Hsin Huang|Vertical-tube-fixing-base structure of the fork tube of the bike|

KR101325053B1|2007-04-18|2013-11-05|삼성디스플레이 주식회사|박막 트랜지스터 기판 및 이의 제조 방법|

KR20080094300A|2007-04-19|2008-10-23|삼성전자주식회사|박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이|

KR101334181B1|2007-04-20|2013-11-28|삼성전자주식회사|선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법|

WO2008133345A1|2007-04-25|2008-11-06|Canon Kabushiki Kaisha|Oxynitride semiconductor|

KR101345376B1|2007-05-29|2013-12-24|삼성전자주식회사|ＺｎＯ 계 박막 트랜지스터 및 그 제조방법|

JP5406449B2|2007-05-30|2014-02-05|キヤノン株式会社|酸化物半導体を用いた薄膜トランジスタの製造方法および表示装置|

US8193045B2|2007-05-31|2012-06-05|Canon Kabushiki Kaisha|Manufacturing method of thin film transistor using oxide semiconductor|

JP5324758B2|2007-06-05|2013-10-23|三菱電機株式会社|薄膜トランジスタ、表示装置、およびその製造方法|

JP2009071289A|2007-08-17|2009-04-02|Semiconductor Energy Lab Co Ltd|半導体装置およびその作製方法|

WO2009037896A1|2007-09-18|2009-03-26|Sharp Kabushiki Kaisha|半導体装置の製造方法及び半導体装置|

JP5354999B2|2007-09-26|2013-11-27|キヤノン株式会社|電界効果型トランジスタの製造方法|

JP5268132B2|2007-10-30|2013-08-21|富士フイルム株式会社|酸化物半導体素子とその製造方法、薄膜センサおよび電気光学装置|

JP2009135188A|2007-11-29|2009-06-18|Sony Corp|光センサーおよび表示装置|

JP5215158B2|2007-12-17|2013-06-19|富士フイルム株式会社|無機結晶性配向膜及びその製造方法、半導体デバイス|

JP5332030B2|2007-12-28|2013-11-06|大日本印刷株式会社|薄膜トランジスタ基板及びその製造方法|

KR100965260B1|2008-01-25|2010-06-22|삼성모바일디스플레이주식회사|박막트랜지스터, 그의 제조방법 및 이를 구비한유기전계발광표시장치|

JP5467728B2|2008-03-14|2014-04-09|富士フイルム株式会社|薄膜電界効果型トランジスタおよびその製造方法|

KR101496148B1|2008-05-15|2015-02-27|삼성전자주식회사|반도체소자 및 그 제조방법|

JP5306705B2|2008-05-23|2013-10-02|株式会社半導体エネルギー研究所|半導体装置|

KR100958006B1|2008-06-18|2010-05-17|삼성모바일디스플레이주식회사|박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치|

JP5519964B2|2008-06-30|2014-06-11|ユニバーサル・バイオ・リサーチ株式会社|遺伝子解析用基板|

KR100963104B1|2008-07-08|2010-06-14|삼성모바일디스플레이주식회사|박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치|

JP2010055070A|2008-07-30|2010-03-11|Sumitomo Chemical Co Ltd|表示装置および表示装置の製造方法|

WO2010016207A1|2008-08-04|2010-02-11|パナソニック株式会社|フレキシブル半導体装置およびその製造方法|

KR101533391B1|2008-08-06|2015-07-02|삼성디스플레이 주식회사|박막 트랜지스터 기판과 그 제조 방법|

US9082857B2|2008-09-01|2015-07-14|Semiconductor Energy Laboratory Co., Ltd.|Semiconductor device comprising an oxide semiconductor layer|

SG159484A1|2008-09-05|2010-03-30|Semiconductor Energy Lab|Method of manufacturing soi substrate|

JP5478166B2|2008-09-11|2014-04-23|株式会社半導体エネルギー研究所|半導体装置の作製方法|

KR101681483B1|2008-09-12|2016-12-02|삼성디스플레이 주식회사|박막 트랜지스터 기판 및 그 제조 방법|

JP4623179B2|2008-09-18|2011-02-02|ソニー株式会社|薄膜トランジスタおよびその製造方法|

KR101273913B1|2008-09-19|2013-06-17|가부시키가이샤 한도오따이 에네루기 켄큐쇼|표시 장치|

WO2010035627A1|2008-09-25|2010-04-01|Semiconductor Energy Laboratory Co., Ltd.|Semiconductor device|

JP5552753B2|2008-10-08|2014-07-16|ソニー株式会社|薄膜トランジスタおよび表示装置|

JP5451280B2|2008-10-09|2014-03-26|キヤノン株式会社|ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置|

KR101642384B1|2008-12-19|2016-07-25|가부시키가이샤 한도오따이 에네루기 켄큐쇼|트랜지스터의 제작 방법|

US8198666B2|2009-02-20|2012-06-12|Semiconductor Energy Laboratory Co., Ltd.|Semiconductor device including a nonvolatile memory element having first, second and third insulating films|

JP2010205765A|2009-02-27|2010-09-16|Toyama Univ|自己整合半導体トランジスタの製造方法|

KR101056428B1|2009-03-27|2011-08-11|삼성모바일디스플레이주식회사|박막트랜지스터, 그의 제조방법, 및 이를 포함하는 유기전계발광표시장치|

JP5760298B2|2009-05-21|2015-08-05|ソニー株式会社|薄膜トランジスタ、表示装置、および電子機器|

JP2010283190A|2009-06-05|2010-12-16|Konica Minolta Holdings Inc|薄膜トランジスタ、及びその製造方法|

JP5322787B2|2009-06-11|2013-10-23|富士フイルム株式会社|薄膜トランジスタ及びその製造方法、電気光学装置、並びにセンサー|

JP5640478B2|2009-07-09|2014-12-17|株式会社リコー|電界効果型トランジスタの製造方法及び電界効果型トランジスタ|

CN102473734B|2009-07-31|2015-08-12|株式会社半导体能源研究所|半导体装置及其制造方法|

WO2011013523A1|2009-07-31|2011-02-03|Semiconductor Energy Laboratory Co., Ltd.|Semiconductor device and method for manufacturing the same|

CN102473735B|2009-07-31|2015-08-12|株式会社半导体能源研究所|半导体装置及其制造方法|

KR102057299B1|2009-07-31|2019-12-18|가부시키가이샤 한도오따이 에네루기 켄큐쇼|반도체 디바이스 및 그 형성 방법|

WO2011013502A1|2009-07-31|2011-02-03|Semiconductor Energy Laboratory Co., Ltd.|Semiconductor device and manufacturing method thereof|

KR101056229B1|2009-10-12|2011-08-11|삼성모바일디스플레이주식회사|박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를 구비하는 유기전계발광 표시 장치|

MY163862A|2009-10-30|2017-10-31|Semiconductor Energy Lab|Logic circuit and semiconductor device|

KR101652790B1|2009-11-09|2016-08-31|삼성전자주식회사|트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자|

US8536571B2|2011-01-12|2013-09-17|Semiconductor Energy Laboratory Co., Ltd.|Manufacturing method of semiconductor device|

US8912080B2|2011-01-12|2014-12-16|Semiconductor Energy Laboratory Co., Ltd.|Manufacturing method of the semiconductor device|

JP5977523B2|2011-01-12|2016-08-24|株式会社半導体エネルギー研究所|トランジスタの作製方法|

US20120178224A1|2011-01-12|2012-07-12|Semiconductor Energy Laboratory Co., Ltd.|Method for manufacturing semiconductor device|

TWI535032B|2011-01-12|2016-05-21|半導體能源研究所股份有限公司|半導體裝置的製造方法|US8912080B2|2011-01-12|2014-12-16|Semiconductor Energy Laboratory Co., Ltd.|Manufacturing method of the semiconductor device|

US8536571B2|2011-01-12|2013-09-17|Semiconductor Energy Laboratory Co., Ltd.|Manufacturing method of semiconductor device|

JP5977523B2|2011-01-12|2016-08-24|株式会社半導体エネルギー研究所|トランジスタの作製方法|

US8541781B2|2011-03-10|2013-09-24|Semiconductor Energy Laboratory Co., Ltd.|Semiconductor device and method for manufacturing the same|

US9960278B2|2011-04-06|2018-05-01|Yuhei Sato|Manufacturing method of semiconductor device|

US9105749B2|2011-05-13|2015-08-11|Semiconductor Energy Laboratory Co., Ltd.|Semiconductor device and manufacturing method thereof|

US9040981B2|2012-01-20|2015-05-26|Semiconductor Energy Laboratory Co., Ltd.|Semiconductor device|

JP6168795B2|2012-03-14|2017-07-26|株式会社半導体エネルギー研究所|半導体装置の作製方法|

JP6001308B2|2012-04-17|2016-10-05|株式会社半導体エネルギー研究所|半導体装置|

JP6076612B2|2012-04-17|2017-02-08|株式会社半導体エネルギー研究所|半導体装置|

KR102113160B1|2012-06-15|2020-05-20|가부시키가이샤 한도오따이 에네루기 켄큐쇼|반도체 장치|

CN102790096A|2012-07-20|2012-11-21|京东方科技集团股份有限公司|薄膜晶体管及其制作方法、阵列基板、显示装置|

WO2014061762A1|2012-10-17|2014-04-24|Semiconductor Energy Laboratory Co., Ltd.|Semiconductor device and method for manufacturing the same|

US9865743B2|2012-10-24|2018-01-09|Semiconductor Energy Laboratory Co., Ltd.|Semiconductor device including oxide layer surrounding oxide semiconductor layer|

WO2014080826A1|2012-11-21|2014-05-30|シャープ株式会社|表示装置|

WO2014103900A1|2012-12-25|2014-07-03|Semiconductor Energy Laboratory Co., Ltd.|Semiconductor device|

KR102153110B1|2013-03-06|2020-09-07|가부시키가이샤 한도오따이 에네루기 켄큐쇼|반도체막 및 반도체 장치|

KR102232133B1|2013-08-22|2021-03-24|가부시키가이샤 한도오따이 에네루기 켄큐쇼|반도체 장치|

US9716003B2|2013-09-13|2017-07-25|Semiconductor Energy Laboratory Co., Ltd.|Method of manufacturing semiconductor device|

KR102283814B1|2013-12-25|2021-07-29|가부시키가이샤 한도오따이 에네루기 켄큐쇼|반도체 장치|

US9577110B2|2013-12-27|2017-02-21|Semiconductor Energy Laboratory Co., Ltd.|Semiconductor device including an oxide semiconductor and the display device including the semiconductor device|

KR102306200B1|2014-01-24|2021-09-30|가부시키가이샤 한도오따이 에네루기 켄큐쇼|반도체 장치|

JP6537341B2|2014-05-07|2019-07-03|株式会社半導体エネルギー研究所|半導体装置|

CN104409413B|2014-11-06|2017-12-08|京东方科技集团股份有限公司|阵列基板制备方法|

JP2016100522A|2014-11-25|2016-05-30|株式会社ジャパンディスプレイ|薄膜トランジスタ及びその製造方法|

CN105140290B|2015-06-26|2019-01-29|深圳市华星光电技术有限公司|一种薄膜晶体管、阵列基板和液晶显示面板|

WO2017094644A1|2015-11-30|2017-06-08|シャープ株式会社|半導体基板及び表示装置|

US9871046B2|2016-02-24|2018-01-16|Taiwan Semiconductor Manufacturing Company, Ltd.|SRAM circuits with aligned gate electrodes|

JP6668455B2|2016-04-01|2020-03-18|株式会社半導体エネルギー研究所|酸化物半導体膜の作製方法|

JP6963906B2|2017-04-25|2021-11-10|株式会社ジャパンディスプレイ|表示装置及びその製造方法|

US10290710B2|2017-09-05|2019-05-14|United Microelectronics Corp.|Semiconductor device and method for forming the same|

WO2019187102A1|2018-03-30|2019-10-03|シャープ株式会社|アクティブマトリクス基板、表示装置およびアクティブマトリクス基板の製造方法|

CN109524401A|2018-10-08|2019-03-26|山东大学|一种基于氧化物半导体的高性能静态随机读取存储器及其制备方法|

法律状态:

优先权:

申请号 | 申请日 | 专利标题

JP2011004423||2011-01-12||

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